在dc家族系列中，DC_V,DC_E為基本的DC(Design Compiler)工具，具有dc所具備的基本fearture，DC在synopys工具系列中位置，舉足輕重，也是業界使用最廣泛的綜合工具，相比candence的RC（RTL compiler）有更大的客戶群。進入到亞微米工藝下，DCT/DCG已逐漸成為優化時序的一種選擇。在說明這個問題之前，就我所接觸到的DC相關的license問題，簡述一下synopsys的生財之道。
可以說DC是synopsys最掙錢的EDA工具，除了基本的fearture需要license以外，一些高級的fearture，都需要額外收費。比如
1、compile_ultra
2、set_host_number
3、design_ware庫（又細分為很多種比如低功耗，多比特寄存器，以及一些IP）。
4、DCT
5、DCG
等等，這些都需要license,而且價格不菲。大家可以在synopsys官網上看到這些。那么言歸正傳，DC/DCT/DCG有什么區別和聯系呢?
1、首先簡單的講，DCG包含DCT所有fearture，DCT包含DC所有fearture，當然有一些DC的fearture在DCT和DCG中已不再適用，比如wire_load_model的設置。
2、從庫的角度來看，DCT/DCG相比DC多了physical library的設置。DCG相比DCT又多了對layer,congestion相關的設置。
3、DCT的出現主要是解決DC的時序模型中，wire_load_model誤差過大的問題，使得DCT在綜合的時候可以更加精確考慮path中線延時，並結合更加准確的path的時序情況進行優化。而DCG主要是在DCT的基礎上解決擁塞問題，更好的布局布線。
wire_load_model 可以參博客：https://blog.csdn.net/u010827375/article/details/91398103
在RTL代碼綜合階段進行靜態時序分析時，工藝庫里面提供了標准單元的延時和功耗信息，但是互聯線仍沒有物理信息，這時就通過線負載模型來估算物理實現后的線負載大小，這種模型簡單來說就是根據扇出預估連線長度，再根據連線長度來進行線上電阻、電容和面積等參數預估。
4、 DCT/DCG相比DC都需要輸入物理約束。通常是通過ICC做floorplan之后的def文件中抽取物理約束信息。目前來看通過物理約束命令，編寫物理約束已成為雞肋，主要原因，這個階段很難通過命令精確的表 述block的布局布線信息。
5、低功耗設計中upf/cpf文件的編寫，是低功耗設計的基本功。DC/DCT/DCG都支持低功耗設計。
6、DC:dc_shell-t DCT: dc_shell-topo ，必須啟動compile_ultra，DCG:區別在與啟動DCT后，在compile_ultra 之后多了-spg選項。
總之DC/DCT/DCG既有區別又有聯系。注意對比中熟悉其特征。