關於input ，output定義的注意事項

1.verilog代碼中input類型的變量是wire類型，不能定義為reg類型

2.always塊中  “<=” 的左邊的變量需要定義為reg類型，右邊是不需要的。比如：

input   [11:0]     Fword;
reg      [31:0]      Fre_Acc ;
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
        Fre_Acc <= 32'b0;
    else
        Fre_Acc <= Fre_Acc + Fword;

end