LO的產生過程如圖：
各個模塊都有高靈活性。
1、參考時鍾即是AD9361全局參考時鍾，可以是外接晶振的片上DCXO，或是外部輸入的有驅動能力的時鍾信號。根據FM-COMMS5的設計，參考時鍾可以使用時鍾Buffer + 40MHz晶振構成的參考頻率源。
（1）關於DCXO的說明：DCXO即數控晶體振盪器，AD9361通過外接晶體和內部數控電容構建DCXO，外接晶體諧振頻率需要在19MHz~50MHz 范圍內。數控電容對於外接晶振的微調范圍是±60 ppm。因此DCXO輸出頻率范圍大致在20MHz~50MHz。
相關的寄存器：（說明：[4]表示這個寄存器的從低到高第4位，共有第0位到第8位；有些功能是多個寄存器聯合表示）
（2）關於外部輸入時鍾的說明：外部輸入時鍾頻率范圍是5MHz~320MHz（推薦在19MHz~80MHz范圍內），注意輸入信號幅度不要超過1.3Vpp。
2、預分頻/倍頻可以對參考時鍾進行預處理，即×2 ×1 ÷2 ÷4，這樣的預處理可以完成時鍾和后級鑒相器的隔離，同時調整頻率使得PD正常工作。
相關的寄存器：
3、核心部件小數-N分頻鎖相環，包含頻率合成經典結構：電流泵鑒相器、可編程環路濾波器，壓控LC振盪器（VCO），小數分頻器。
RF-PLL的結構圖：
（1）鑒相器。正常工作前需要校准。其輸出電流大小可以進行調節，范圍0.1mA~6.4mA，步進100uA。
相關寄存器：（這些是Rx-PLL的電荷泵）
Tx-PLL的電荷泵寄存器地址是把第二個字加4，如0x23B變為0x27B，0x246變為0x286，etc.
（2）環路濾波器。環路濾波器由電阻電容組成，每一個阻值容值都可以改變，字長4bit，4'b0000表示最小值，4'b1111表示最大值。除了電容C3，每一個元件都有使能位。電阻除能表示短路（0R），電容除能表示開路（0pF）。
RC參數計算公式：（上方有橫線表示位取反，Bypass表示使能位）
每個元件所有可能的標稱值之表格：
為了獲得良好的性能，ADI建議使用官方表格中的參數。
ADI給了6張表，分別是在TDD和FDD模式下，電荷泵輸入的參考信號頻率為40MHz，60MHz和80MHz時的配置。電荷泵實際輸入參考信號頻率與表的對應關系是：
先給出配置表：（寄存器的值以十進制表示）
表格使用方法：
[1] 根據工作模式（TDD/FDD）和鑒相器（即電荷泵）參考頻率，從6個表中選擇一個。
[2] 根據VCO的頻率，選擇合適的一行。先根據需要的本振頻率，確定RF-PLL中VCO的頻率。本振頻率和VCO頻率是“2^n”分頻的關系，因此對本振頻率進行累乘2，使其落在6GHz~12GHz，就得到期望的VCO工作頻率Fd。Fd需要大於等於這一行中的VCO Frequency，並且小於上一行的VCO Frequency。該行對應了一組RF-PLL的配置值。
[3] 注意：每個表的表頭有VCO CAL COUNT值，表示VCO頻率校准計數長度，可能的值為128，256，512，1024.（詳見VCO部分）在TDD模式下，VCO校准時間短，不進行溫度補償；在FDD模式下，VCO校准時間長，並且進行溫度補償。
相關寄存器：
（3）壓控振盪器。VCO工作頻率為6GHz~12GHz，正常工作之前需要向寄存器寫好VCO的各種參數，然后執行VCO自動校准。
關於VCO校准的一點說明：
[1]以下3種行為會觸發VCO自動校准：①當器件狀態從WAIT變為ALERT；②TDD模式下，RF頻率綜合器從掉電休眠狀態變為ALERT；③RF頻率綜合字最低位發生寫入。
[2]VCO校准發生前，需要將RF-PLL環路內所有部件的參數設定寫入好，包括電荷泵電流大小、環路濾波器參數、頻率合成字等等。
[3]電荷泵校准必須在VCO校准之前進行。
[4]TDD模式下，Tx RF-PLL和Rx RF-PLL會交替進行掉電休眠和校准。
當通過ENABLE和TXNRX進行收發切換，TXNRX直接控制了RF-PLL的工作狀態：上電振盪還是掉電休眠。因此TXNRX的跳變只能在ALERT狀態下發生，而不許在TX和RX狀態下變化TXNRX。
在ALERT狀態下，如果TXNRX信號從0變1，則Rx-PLL掉電休眠，Tx-PLL上電工作；如果TXNRX信號由1變0，則Rx-PLL上電工作，Tx-PLL掉電休眠。時序圖標出了TDD模式下收發VCO進行校准的時機。
[5]當AD9361工作在FDD模式，需要更長的VCO校准時間，因為收發頻率合成器都始終工作，需要精確的校准來對抗溫度變化；在TDD模式，可以減少每次校准時間，因為設備收/發狀態持續時間都較短，收發狀態切換頻繁，校准次數大大增加，溫漂不明顯。
校准時間計算：
用MATLAB計算RF-VCO校准時間：
clc; clear; close all; %% Basic Param REF_CLK = 40; % MHz SCALE = 2; % Pre-scaler Factor VCO_CAL_COUNT = 3; % 0->127, 1->256, 2->512, 3->1024 %% Derived Param wait_2 = 8/REF_CLK + 18/(REF_CLK*SCALE); wait_alc = 40/(REF_CLK*SCALE); N_count = 2^(7+VCO_CAL_COUNT); %% max_calib_time_us = 2 + wait_2 + 9*((12+N_count)/(REF_CLK*SCALE) + wait_alc); disp(['max RF-PLL Calib Time = ', num2str(max_calib_time_us), 'us']);
[6]VCO校准可以被關閉。
[7]校准完成標志位是：Rx PLL Lock @ 0x247[1]和Tx PLL Lock @ 0x287[1]。
相關寄存器：
（4）小數分頻器。分頻器決定VCO穩定時的輸出頻率。
頻率合成字的整數和小數部分計算方法：
其中F_REF是RF-PLL的輸入參考頻率，和上面的REF_CLK是一回事。F_RFPLL是VCO的輸出頻率（注意這個頻率范圍是6GHz~12GHz）。
N_Integer是11bit的整數部分，N_Fractional是23bit的小數部分。（8388593接近2^23=8388608）
小數分頻器中使用抖動（Dither）技術，使得頻率字小數部分的末位偽隨機化，來降低雜散。
相關寄存器：（Tx對應的寄存器地址是Rx地址+0x040，如Rx的0x231對應Tx的0x271）
4、2分頻鏈。VCO輸出經過2分頻得到本振信號。
分頻器還包含了正交移相器。
分頻系數是由期望的本振頻率指定的。關系如下：
分頻值和寄存器設定值的關系是：
相關寄存器：
