靜態功耗產生的原因

從20世紀80年代采用CMOS電路開始，電路設計者們便體會到了這一技術的優勢，但與先進
技術伴隨而來的是日益嚴重的功耗問題。在早期的電路設計中，靜態功耗並不是考慮的重點，這是
因為在這一階段，CMOS電路的功率消耗很大程度上取決於電路的開關活動，當電路翻轉活動停止
時，靜態功耗幾乎可以忽略。
隨着半導體工藝的進步，線寬進一步減小，此時供電電壓也必須隨之減小以適應柵氧化層所能
承受的電場強度。如圖1-2所示為一個CMOS晶體管的簡略視圖。當制程達到90nm的時候，柵氧
化層厚度(tox) 已經減小到12A,這時柵電壓必須減小以保證柵氧化層的絕緣效果。為了保證每一
代制程的性能要求，閾值電壓的減小也是必須的。5V供電時代1.25V的閾值電壓在1V供電的時代
顯然不再適用。

在當代的半導體制程下，閾值電壓的減小成為CMOS電路漏電功耗增加的一個很重要的影響因
素。一般的，閾值電壓每減小65mV,亞閾值漏電將會隨之呈指數增長。同時電路的動態功耗會隨
着供電電壓的降低而減小。在90nm以下工藝制程的電路設計中，靜態功耗所占的比重不斷提高。
功耗控制的重點將不僅是動態功耗的降低，同時還必須考慮降低靜態功耗。