試譯 Understanding Delta-Sigma Modulators

     接觸 Σ-Δ調制的時候發現國內有關的資料比較匱乏，因為缺乏了解還有一些人把其中的原理吹得神乎其神難以理解。其實Σ-Δ調制的原理是很簡單、邏輯上很自然的，可以定性理解成傳統ADC/DAC量化的是模擬量絕對值，而Σ-Δ調制量化的是（單比特的）變化量（Δ），然后將其累積（Σ）。這里找到一篇比較淺顯易懂的對-Δ調制進行定量分析的文章，想試着翻譯一下。如有錯漏或不妥之處還請指點。

---

理解Σ-Δ調制

        特定的公式可以幫助設計者量化 Σ-Δ調制帶來的各種提升。

          Σ-Δ 模數轉換器（ADCs）是迷人的——它在中低速高分辨率的應用中有神話一般的性能。它有模擬電路的速度優勢，又兼具數字電路的容錯性，還降低了轉換器中模擬電路的規模；更重要的是，它使用的模擬元件不需要很高的精度。當然，它的數字部分必須在更高頻的采樣時鍾下工作，因此有相對高的功耗。

目錄

• Σ-Δ調制

• 量化噪聲

• 過采樣

• 過采樣對於噪聲的影響

• 噪聲成型

• 調制器如何工作

• 過采樣對於信噪比（SNR）的影響

• 高階調制器對信噪比的影響

• 高階調制器

• 引用 

Σ-Δ調制

        一個Σ-Δ ADC通常由 Σ-Δ調制器和之后的抽取濾波器組成。 Σ-Δ調制是數據變換器領域中最高效的一種變換形式，在通信系統、專業音響和精密測量中都有應用。
        Σ-Δ調制的目的在於，通過傳輸連續采樣點之間的值變化量（Δ）而不是采樣值本身，來達到更高的傳輸效率。ADC和DAC都可以采用 Σ-Δ調制。
        過采樣減輕了帶內噪聲的影響，這有利於 Σ-Δ ADC的模擬部分的工作；而噪聲成型將噪聲移出信號頻帶；之后數字濾波將噪聲從需求頻帶內去除，並最終抽取或降采樣數據。在考慮調制器本身之前，有必要理解一些相關的重要概念：量化噪聲、過采樣和噪聲成型。

量化噪聲

        一個ADC的量化信號可以被表述為輸入信號和量化噪聲之和：

 
V Quantized  = V In  + ε           (1)

        其中 V Quantized為量化信號，  V In為輸入信號， ε 為此過程中的噪聲或輸入與量化器輸出之差。

 

        變換器的最低有效位（LSB）定義為其滿量程與其量化電平數目之比。一個N位的變換器有 2 N 階的量化電平，因此任意一個量化電平的幅度為 FS/(2 N  – 1)。（F ull Scale，FS，即滿量程—— 譯者注 ） 對於一個量化電平幅度為 ∆的ADC，其量化噪聲等可能地落在 – ∆ /2和 + ∆ /2之間，且概率密度函數在量化噪聲范圍內一致。量化噪聲的功率可以通過誤差在其范圍上的積分計算：

 (2)  

        該式用LSB來表述噪聲 功率 。同時，該式也可被改寫為用位數和滿量程來表述的形式：

(3)

過采樣

        一般而言，信號可被遠大於其奈奎斯特頻率的采樣率采樣。采樣率（ ratio of sampling frequency，fs） 與信號對應奈奎斯特頻率（ Nyquist frequency， 2f O） 之比被稱為過采樣率（ oversampling ratio,OSR） ，其中 f O 為輸入信號頻率。因此，OSR可被寫成如下形式：

(4)

        在過采樣的情形下，落在信號帶 寬 (0 到 f O ) 內的噪聲 功率 由下式給出：

(5)

        正如等式反映的情況，過采樣將帶內均方根噪聲減少至過采樣率的平方根分之一。

1. 一個假想的 Σ -Δ   ADC中的信號分量頻譜圖包括一個在任意采樣率fs （ 其中 fs> 2fO，例如大於奈奎斯特頻率） 下的平均噪聲基底（ average noise floor） (a)。當采樣率乘上一個因子k時，噪聲功率被分散在一個更寬的頻率范圍上   (b) 。

        噪聲的減少可表示如下：（式（6）和式（5）相同，原文如此。—— 譯者注 ）

(6)

過采樣對於噪聲的影響

        對輸入過采樣可以減少噪聲，這個效應在   Σ-Δ調制器上還要更明顯 1 。計算一個L階M倍過采樣率的調制器的噪聲的通用公式如下：

(7)

        注意，在未 采用 Σ-Δ調制器的情況下， 式（6）可以從式（7）中得出，這時調制的階數應視為0。

 

噪聲成型

        通過過采樣，噪聲頻譜被分散在一個更寬的范圍。   Σ-Δ調制的下一步是成型噪聲並將大多數的噪聲頻譜移到更高頻上，因此帶內噪聲被顯著降低，這個概念被稱為噪聲成型。 (Fig. 2)。

 

  2.  為了完成噪聲成型，輸出信號Y被反饋並疊加在輸入信號X上。疊加結果被饋入一個增益為1/f的放大器，之后放大器的輸出與信號Q(n)相加。
        
        這個簡單的反饋系統可表示如下：

(8)

(9)

        注意在式（8）中，當頻率趨 向 於0時，Y趨近於輸入分量X；當頻率上升時，首項（包含輸入分量）趨向於0，同時輸出趨近於Q(n)。換言之，在較高的頻帶上，輸出主要由量化噪聲組成。總體來看，似乎 有一個低通濾波器作用 在 信號前向傳輸的通路上 ，同時 有 一個高通濾波器作用 在反饋通路上 ，這達到了噪聲成型的目的。之后，只需要把高頻噪聲濾除即可。

3. 噪聲成型之后，通過一個數字濾波器可以去除掉多數的噪聲。濾波可以采用數字或模擬方式，在此情形下，調制器輸出一串比特流，所以數字濾波較為適宜。因為過采樣因子是k，噪聲被移向更高頻。通過在   fs/2處濾波，多數噪聲將被移出頻帶。

調制器如何工作

        一個一階 Σ-Δ調制器包括 一個子DAC 和 由一個積分器，一個比較器組成的 子ADC。 子DAC通常簡單地由一個在兩個基准電壓源之間切換的開關構成，鎖存功能通常嵌入在比較器中。

4.在一個典型的一階 Σ -Δ調制器中，輸入信號被送入一個差分單元，在其中與反饋信號相減。之后信號進入積分器，比較器作用於積分器的輸出。比較器將一個基准電壓與積分器的輸出比較並相應地輸出高/低電平。反過來，子DAC又根據ADC的輸出產生兩個基准電壓，並送入差分單元與輸入再次相減。這個反饋迫使DAC的輸出平均值與輸入信號相等。DAC的輸出是其輸入的模擬表征，也是調制器的輸出。（限於自身水平這段翻譯很難得明了，就我自己的理解簡而言之，積分器累積DAC輸出平均值與輸入信號的誤差，並通過負反饋將該誤差逐漸降低，最終使得 DAC輸出平均值趨向於輸入信號。—— 譯者注 ）

 

過采樣對於信噪比（SNR）的影響

        過采樣提升了信噪比（ signal-to-noise ratio  ,SNR），當噪聲功率降低時，可以預見SNR將提高。定量地看，對於非過采樣變換器而言，其量化噪聲由式二給出，它的由量化噪聲決定的理論SNR值可以用輸入信號和噪聲信號之比表示：

(10)

(11)

        其中N為變換器的位數。式（6）表示了過采樣變換器的噪聲功率，通過式（6）和式（10），對於過采樣率為OSR的變換器的SNR可以計算如下：

 

        SNR每上升3dB或0.5 bit，采樣率就要翻一倍。例如，一個16位的變換器擁有98dB的理論 信噪比，但是當其過采樣率為8時， 其SNR因3dB每二倍頻，總計9dB的提升而達到107dB。

 

高階調制器對信噪比的影響

        通過高階調制， Σ-Δ調制器還能進一步提升SNR。二階 Σ-Δ調制器每增加一倍的采樣率就可以提升15dB的SNR。一般來說，采樣率每翻一倍，信噪比得到的提升是

3(2L + 1)dB          (13)

每二倍采樣率。式（13）也呈現了對於一階調制器（其L = 1），其采樣率每翻一倍就有9dB的信噪比提升。對於OSR相同的二階調制器（ 其L  = 2 ），該單位信噪比提升增加到15dB，也就是說，調制器每增加一階，就有 額外 6dB的單位信噪比提升。

高階調制器

因為調制器的輸出是比特流，對其輸出的可視化和驗證正確性較為困難。（見圖5和表格）
 
5.在這個一階調制器的概念圖中，調制器輸入為1V，DAC的兩個基准電壓（ VRef ）為 ±2.5 V。下表展示了電壓在調制器中是如何被計算和傳遞以產生輸出比特流的。

        例如，通過逐次讀取比較器的輸出，我們得到了編碼 10111011，該例中的滿量程是 (2.5 – (–2 .5)) = 5 V。
        在 5 V的范圍內，因為下基准是 –2 .5V，1V的信號將比下基准高出 3.5 V  ，相當於 3.5/5 = 0.7倍的滿量程。生成的編碼（ HLHHHLHH 或 10111011）有6個高位和2個低位，所以八分之 六 的比特流編碼是高位。因此，平均值是 6/8 = 0.75。該平均值接近於實際的輸入（ 0.7） 。
如果繼續重復操作，得到該表格中更多的數位，均值將越來越接近0.7。對於這種調制器，顯然當輸入接近上基准（ +V Ref ）時，調制器輸出更多的高位，當輸入接近下基准（ –V Ref ）時，調制器輸出更多的低位。一個典型的正弦波輸入產生一串在兩個峰值（指正負峰值—— 譯者注 ）處有更多的高位和低位的編碼；而當輸入趨近於中值時，輸出的1和0的數量變得相近。

        
        通常，調制器的階數大於一。

7. 調制器的階數決定了之后濾波器的階數。一般來說濾波器的階數等於調制器的階數或階數加一。

        一個六階調制器和其后的預選濾波器組成了一個24位的 Σ-Δ ADC，並產生了該輸出。同上，當輸入幅度上升時，調制器產生更多的1，當輸入趨近最小值時，產生更多0   (Fig. 8) 。


8.（該段圖注與上文相同，故略—— 譯者注 ）。  

 

引用

1. Delta-Sigma Data Converters; Theroy, Design, and Simulation, S.R. Norseworthy, R. Schreier, G.C. Temes, Wiley Interscience, 1997.

2. “A Sigma-Delta Modulator as an A/D Converter,” R.J. Van de Plassche, IEEE Transactions on Circuits and Systems, Vol. CAS-25, July 1978, pp. 510-514.

3. “Principles of Oversampling A/D Conversion,” Max W. Hauser, Journal Audio Engineering Society, Vol. 39, No. 1/2, January/February 1991, pp. 3-26.

4. “On Design & Implementation of a Decimation Filter for Multi-standard Wireless Transceivers,” A. Ghaze & et al., IEEE Transactions of Wireless Communications, Vol. 1, No. 4, Oct. 02.

5. “Understanding Cascaded Integrator Comb Filters,”Richard Lyons, Embedded Systems Programming, March 2005, www.design-reuse.com/articles/10028/understanding-cascaded-integrator-comb-filters.html

6. “An Economical Class of Digital Filters for Decimation and Interpolation,” E.B. Hogenauer, IEEE Transactions on Acoustics, Speech, and Signal Processing, Vol. 29, No. 2, April 1981, pp 155-162

7. “Design Tradeoffs for Linear Phase FIR Decimation Filters and ∑-∂ Modulators,” A. Blad, P. Lowenborg, H. Johansson, 14th European Signal Processing Conference, 2006

8. “Low power Decimation Filter Architectures for ∑-∂ ADCs,” Özge Gürsoy, Orkun Sağlamdemir, Mustafa Aktan, Selçuk Talay, Günhan Dündar

9. For more information on data converters, visit www.ti.com/dataconverters-ca.  

Arash Loloee 是德州儀器技術工作組的成員。作為一位高級集成電路設計工程師，他負責設計晶體管到系統級的工程。他在 南衛理工會大學獲得了電子工程學博士和機電工程學碩士學位，並在 北德克薩斯州大學獲得了物理學學士學位。他也在2005年至2011年間任 德克薩斯大學達拉斯分校的講師，並教授了各類模擬相關的課程。他有三項專利，其中一項正在申請。可通過 [e-mail].c 和他 聯系。