用途：
PLL用於產生自己想要的時鍾，可以倍頻有可以分頻，通常倍頻。
生成：
1.打開ISE—— Project —— New source，選擇IP（CORE Generator & Architecture Wizard），再命名你要產生的IP核，點擊Next
2.選擇FPGA —— Features and Design —— Clocking —— Cloking Wizard 點擊Next
3.選擇Finish（未配圖）進入配置界面。
這里主要說兩點（如上圖）
3.1Cloking Features
Frequency synthesis 允許輸出多個輸入時鍾不同的時鍾，通常選擇，不選擇的話 輸出時鍾=輸入時鍾。
Phase alignment 此功能允許將輸出時鍾相位鎖定到參考，例如設備的輸入時鍾針。
Minimize power 該特征可以使原語需要的功率總量最小化，但可能是以頻率、相移、以及占空比精度為代價的。通常不選擇。
Dynamic phase shift 此功能允許更改輸出時鍾上的相位關系
3.2 Input Clock Information
Value 輸入時鍾頻率（我的板子上是50MHz）
Input Jitter 輸入抖動（默認即可）
Source 下拉有四個選項：第一個選擇的意思是輸入時鍾為單端的，有一個IBUFG作為輸入時鍾緩沖；
第二個為差分輸入端，一個IBUFGDS被嵌入主輸入時鍾中；
第三個為全局緩沖，一個BUFG被嵌入主輸入時鍾中；
第四個就是沒有buffer。
配置好后點擊NEXT進入下一個配置界面。
5.這個界面設置輸出時鍾的個數(Output Clock)、頻率(Output Freq)、相位(Phase)、占空比（Duty Cycle），設置好后點擊NEXT
5.這里配置一些其他的信號
RESET 復位PLL（高電平有效）
LOCKED PLL輸出時鍾正常工作的指示信號
6.最好別修改這里的數值，直接點擊NEXT
7.改輸入輸出時鍾的名字，不改可以直接點擊NEXT
8.點擊Generate即可生成一個PLL IPcore
例化：
Design欄單擊生成的IP核，再在下方的CORE Generator中雙擊View HDL INstantiation Template，即可在右側查看信息（上）及例化模板（下），復制例化模板在其他地方粘貼並修改即可。
