一般DMIC的CLK都會EMI超標，所以看到的案子這個DMIC CLK信號都會源端串接電阻和並電容
1,串電阻是為了信號的完整性，考慮到匹配的，一般說來這個電阻不是固定的，要隨實際的PCB的走線的阻抗和主控的輸出阻抗決定的。這個是源端的串聯匹配，所以電阻要靠近主控端，其公式是：主控輸出電阻+串聯匹配電阻=走線的阻抗。
2，電容也只是慮紋波的作用，濾掉電源的紋波和反射的紋波。
（注意：加串聯電阻比較好。加電容對地副作用是引起接地跳動(Ground Bounce)，反而對信號的質量不利。）
1.RC延遲，EMI考量。 主要用於利用這個RC濾波去掉高次諧波
2.CLK串電容，視CLK速度，大部分應該是為了EMI考量，100M以上速度串個幾PF的電容差不多吧，大了會影響波形，100M以下的，33P~5P之間。
關鍵是CLK是何形狀？矩形波還是正弦波，因為矩形波（或方波）由數學分析可知，是由無數正弦波組成，因此若是矩形波，電阻和電容的作用就是將高次諧波旁路到地，電阻也是起將諧波能量變成熱，以免在地上引起騷動而不干凈。。。。即所謂EMC，如此而已，當然前面各位也不是不對，只是不夠本質。
EMI考慮，至於電阻電容的值最好先理論估算一下，然后在實際的測試過程中略微調整——示波器（FFT打開）或者頻譜儀觀測，直到高次諧波幅度足夠小，波形接近正弦波，並且波形的高低電平滿足后級電路的輸入要求。有一點可以確定的是並聯電容肯定不能太大，CLK信號輸出是有驅動能力的，電容大了信號就消失了——被電容吃掉了
1.電路方面：
* 正確端接所有時鍾信號
* 采用濾波電容
* 盡量采用邊緣上升率較低的時鍾緩沖器件
* 在高速電路中采用時鍾擴頻技術
2.Layout方面
根據信號電流流向，進行合理的布局，可減小信號間的干擾。合理布局是控制EMI的關鍵。布局的基本原則是：
* 模擬信號易受數字信號的干擾，模擬電路應與數字電路隔開；
* 時鍾線是主要的干擾和輻射源，要遠離敏感電路，並使時鍾走線最短；
* 大電流、大功耗電路盡量避免布置在板中心區域，同時應考慮散熱和輻射的影響；
* 連接器盡量安排在板的一邊，並遠離高頻電路；
* 輸入/輸出電路靠近相應連接器，去耦電容靠近相應電源管腳；
* 充分考慮布局對電源分割的可行性，多電源器件要跨在電源分割區域邊界布放，以有效降低平面分割對EMI的影響；
* 回流平面（路徑）不分割。
此外還有一些措施用來減小時鍾電路以及時鍾線路的電磁輻射：
◆時鍾信號走線長度盡可能短，線寬盡可能大，與其他線間距盡可能大，緊靠器件布局布線，必要時可以走內層；時鍾產生器盡量靠近使用該時鍾的器件。
◆在某些情況下，可以采取對時鍾線路添加保護性線路，如圖11所示，即在時鍾線兩邊鋪設兩條接地線進行屏蔽。
◆時鍾電路和高頻電路是主要的干擾和輻射源，一定要單獨安排、遠離敏感電路。
◆時鍾輸出布線時不要采用向多個器件直接串行地連接（稱為菊花式連接）；而應該經時鍾緩沖器分發后向多個器件直接提供時鍾信號。
◆石英晶體下面以及對噪聲敏感的器件下面不要走線，且石英晶體振盪器外殼要接地。
◆ 時鍾線要嚴格地控制阻抗，如果能從內層走線則最好（可減小干擾），盡量 少用過孔。
◆保證時鍾信號返回路徑的完整性，使信號返回路徑（圖12）的環路面積最小，減小電磁輻射。
◆各類時鍾IC芯片的接地引腳要就近接地。 只要在電路設計上遵守這些簡單的規則，就可以最低的成本和最短的時間內有效地控制電磁波輻射，提高產品的競爭力。
青玉案元夕東風夜放花千樹更吹落星如雨寶馬雕車香滿路鳳簫聲動 玉壺光轉一夜魚龍舞 蛾兒雪柳黃金縷 笑語盈盈暗香去 眾里尋他千百度 暮然回首 那人卻在燈火闌珊處
現有技術中，對於時主要有接地、屏蔽、濾波和展頻，但是在汽車電子日益復雜的環境下，這幾種傳統方法具有以下缺陷：
1）采用接地方法來抑制EMI：由於方波時鍾信號的上升沿和下降沿比較陡峭，所以方波信號的高次諧波能量很高而且覆蓋極寬的頻譜范圍，高頻率的諧波信號可以借助PCB中很短的信號線和地線作為天線輻射到空間中，簡單地采用接地方法來抑制方波時鍾信號的高次諧波在高頻部分效果並不明顯。
2）采用金屬屏蔽罩來抑制EMI：這種方法只能夠降低相關模塊輻射出的干擾，但是高次諧波信號會通過PCB走線輻射到空間中，這種方法無法降低通過傳輸線導致的EMI輻射問題。
3）采用濾波方法來抑制EMI：單純使用RC濾波會降低時鍾信號波形的幅值和相位，濾波電容器的微小變化就會導致方波信號有較大的失真。
4）采用展頻方法來抑制EMI：這種方法對各種時鍾信號采用展頻的技術對特定頻率進行展頻處理，用來降低時鍾信號及其諧波的能量輻射，但該技術只能用於具有展頻功能的時鍾信號輸出端，而且只能降低特定頻率附近的能量輻射，對於沒有展頻功能的頻率信號以及較寬的頻域范圍內不能很好的實現降低能量輻射。
技術實現要素：
本實用新型的目的在於提供一種方波時鍾信號高次諧波的EMI抑制電路，所述的這種方波時鍾信號高次諧波的EMI抑制電路要解決現有技術中的接地方法抑制高次諧波在高頻部分效果不明顯、金屬屏蔽罩抑制EMI方法無法降低輻射、濾波方法導致方波信號較大失真、展頻方法需要時鍾信號輸出端支持展頻功能而且降低能量輻射范圍受限的技術問題。
本實用新型的這種方波時鍾信號高次諧波的EMI抑制電路，包括電阻器、第一電容器、第二電容器、時鍾信號輸入端口負載及方波時鍾信號源，其中，所述的方波時鍾信號源的輸出端通過電阻器和第一電容器連接地端，所述的第二電容器與電阻器和第一電容器並聯，所述的電阻器、第一電容器和第二電容器與時鍾信號輸入端口負載相連並靠近放置。
進一步的，方波時鍾信號源為一個以上。
本實用新型和已有技術相比較，其效果是積極和明顯的。本實用新型的這種方波時鍾信號高次諧波的EMI抑制電路，各個方波時鍾信號源的輸出端通過電阻器和第一電容器到地，第二電容器與電阻器和第一電容器並聯。
本實用新型利用電阻器和第一電容器進行信號傳輸匹配，利用第二電容器進行方波信號上升沿和下降沿的調整，可以保證方波信號傳輸時的信號完整性需求，有效抑制信號上升沿和下降沿振鈴的出現。針對上升沿和下降沿時間的調整可以有效降低方波信號高次諧波的能量，在信號源端降低EMI的失效風險，同時又不影響方波時鍾信號的相位和幅度，並且電路成本較低，同時又對EMC輻射等有着很好的抑制效果。
附圖說明
圖1是本實用新型的方波時鍾信號高次諧波的EMI抑制電路的示意圖。
圖2是現有技術中方波時鍾信號未進行合理匹配時的時鍾信號輸出示意圖。
圖3是本實用新型的方波時鍾信號高次諧波的EMI抑制電路的時鍾信號輸出示意圖。
圖4是現有技術中方波時鍾信號未進行合理匹配時高次諧波的信號頻譜圖
圖5是本實用新型的方波時鍾信號高次諧波的EMI抑制電路通過信號調整后的信號頻譜圖。
具體實施方式
實施例1
如圖1所示，本實用新型的這種方波時鍾信號高次諧波的EMI抑制電路，包括電阻器R1、第一電容器C1、第二電容器C2、時鍾信號輸入端口負載U1及方波時鍾信號源V1，其中，所述的方波時鍾信號源V1的輸出端通過電阻器R1和第一電容器C1連接地端，所述的第二電容器C2與電阻器R1和第一電容器C1並聯，所述的電阻器R1、第一電容器C1和第二電容器C2與時鍾信號輸入端口負載U1相連並靠近放置。
進一步的，方波時鍾信號源V1為一個以上。
如圖2所示，當方波時鍾信號沒有進行合理匹配時時鍾信號高低電平位置出現明顯的振盪，信號的上升沿和下降沿比較陡峭，該信號的長距離傳輸會導致高次諧波耦合在走線周圍的信號線上，造成EMI超標。
如圖3所示，當對方波時鍾信號源V1的輸出方波時鍾信號經過電阻器R1和第一電容器C1進行端接時，進行端接后的信號不但可以保證信號完整性的需求，而且減少了方波信號的振鈴情況。采用終端端接的另一個優點是在PCB走線時可以直接通過MCU在內層走線，此種走線方式一方面可以通過上下地層的屏蔽來降低高頻信號在表層走線的輻射風險，避免高頻EMI超標；另一方面可以減少信號走線時的過孔數量，提高信號的傳輸質量。通過第一電容器可以調整方波時鍾信號的高電平，可以確保時鍾信號能夠始終滿足負載端對於高電平的需求。第二電容器用於調整方波信號的上升沿和下降沿的轉換時間，適當延長方波信號的上升沿和下降沿的轉換時間可以極大的降低高次諧波的能量。如圖4和圖5所示，通過信號調整，調整后的方波時鍾信號在900MHz – 1000MHz的頻段范圍內，頻譜能量降低了30dB，頻譜能量的降低極大的減小了該方波時鍾信號高次諧波的EMI失效風險。
本實用新型特別適用於長距離傳輸的方波時鍾信號，能降低高頻頻域范圍的輻射能量，同時又不影響時鍾信號的相位和整體幅值，電路功能和性能得到較好的平衡。
| DMIC |