Modelsim和Vcs+Verdi使用技巧(Linux)

Modelsim腳本自動仿真

1、創建文件 run.do，“#”為注釋符號

quit -sim                                                          #退出上次仿真
.main clear                                                        #清除上次仿真所有文件以及打印信息
vlib work.veloce                                                   #創建veloce的工作環境

#-------------------------------------------------------------------------------------------------------
vlog    ./tb_XXXXXXX.v                                             #testbench文件
vlog    ./../src/*.v                                               #代碼源文件
vlog    ./../ip_core/*.v                                           #IP核
#-------------------------------------------------------------------------------------------------------
#Alrera
vlog  /opt/Quartus/13.1/quartus/eda/sim_lib/altera_mf.v            #IP核仿真模型
vlog  /opt/Quartus/13.1/quartus/eda/sim_lib/220model.v             #IP核仿真模型
#-------------------------------------------------------------------------------------------------------
#Xilinx
vlog /opt/Xilinx/Vivado/2015.4/data/verilog/src/unimacro/*.v       #IP核仿真模型
vlog /opt/Xilinx/Vivado/2015.4/data/verilog/src/unisims/*.v        #IP核仿真模型
vlog /opt/Xilinx/Vivado/2015.4/data/verilog/src/unisims_dr/*.v     #IP核仿真模型
vlog /opt/Xilinx/Vivado/2015.4/data/verilog/src/xeclib/*.v         #IP核仿真模型
vlog /opt/Xilinx/Vivado/2015.4/data/verilog/src/glbl.v             #IP核仿真模型
#-------------------------------------------------------------------------------------------------------
#LATTICE
vlog ./lattice/verilog/ecp3                                        #IP核仿真模型
vlog ./lattice/verilog/pmi                                         #IP核仿真模型
#-------------------------------------------------------------------------------------------------------
vsim -voptargs=+acc work.tb_XXXXXXXX
#-------------------------------------------------------------------------------------------------------
add wave  /tb_XXXX/i2s_XXX_inst/*                                  #添加例化模塊所有信號波形

do wave.do                                                         #若保存有新模型，用此語句可以復現已保存的波形
run  500000 ns                                                     #仿真運行時間

2、寫完以上run.do文件后，在「 terminal 」中執行以下語句，則可以自動跑完仿真

[redhat@fpga marin]$    vsim -do run.do

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Vcs+Verdi腳本自動仿真
0、定義環境變量，在.bashrc或者.cshrc文件中加入

##VCS
setenv  VCS_HOME            /work/tools/synopsys2015/vcs
setenv  PATH                $VCS_HOME/amd64/bin:$PATH

##Verdi
setenv  VERDI_HOME          /work/tools/synosys2015/verdi
setenv  NOVAS_HOME          /work/tools/synopsys2015/verdi
setenv  LD_LIBRARY_PATH     ${NOVAS_HOME}/share/PLI/VCS/LINUX64
setenv  PATH                $NOVAS_HOME/bin:$PATH

1、創建文件Makefile

#-------------------------------------------------------------------------------------------------------
comp  : clean vcs
#-------------------------------------------------------------------------------------------------------
vcs   :
      vcs  \
              -f filelist.f  \
              -fsdb  -full64  -R  +vc  +v2k  -sverilog  -debug_all  vpi  \
              -P ${LD_LIBRARY_PATH}/novas.tab  ${LD_LIBRARY_PATH}/pli.a  \
              |  tee  vcs.log  &
#-------------------------------------------------------------------------------------------------------
verdi  :
      verdi  \
              +v2k  -sverilog  -f filist.f  -ssf tb.fsdb  &
#-------------------------------------------------------------------------------------------------------
clean  :
      rm  -rf  *~  core  csrc  simv*  vc_hdrs.h  ucli.key  urg* *.log  novas.* *.fsdb* verdiLog  64* DVEfiles *.vpd
#-------------------------------------------------------------------------------------------------------

2、創建文件filelist.f，加入要編譯的.v文件

#-------------------------------------------------------------------------------------------------------

#Alrera
/opt/Quartus/13.1/quartus/eda/sim_lib/altera_mf.v                #IP核仿真模型
/opt/Quartus/13.1/quartus/eda/sim_lib/220model.v                 #IP核仿真模型

#-------------------------------------------------------------------------------------------------------

#Xilinx
-y /opt/Xilinx/Vivado/2015.4/data/verilog/src/unimacro           #IP核仿真模型
-y /opt/Xilinx/Vivado/2015.4/data/verilog/src/unisims            #IP核仿真模型
-y /opt/Xilinx/Vivado/2015.4/data/verilog/src/unisims_dr         #IP核仿真模型
-y /opt/Xilinx/Vivado/2015.4/data/verilog/src/xeclib             #IP核仿真模型
-y /opt/Xilinx/Vivado/2015.4/data/verilog/src/glbl.v             #IP核仿真模型
+libext+.v+

#-------------------------------------------------------------------------------------------------------

#LATTICE
-y ./lattice/verilog/ecp3                                        #IP核仿真模型
-y ./lattice/verilog/pmi                                         #IP核仿真模型
+libext+.v+

#-------------------------------------------------------------------------------------------------------

./tb_file/tb_XXXXX.v                                             #加入test_bench文件
./src/*.v                                                        #加入源文件
./ip_core/*.v                                                    #加入IP核源文件

+incdir+directory+

3、在test_bench文件中添加如下代碼，用於Vcs產生波形文件 tb.fsdb

initial
begin
        $fsdbDumpfile("tb.fsdb");
        $fsdbDumpSVA;
        $fsdbDumpvars(0,tb_XXXX,"+all");
        #200000    
        $finish;
end

4、如果是Lattice器件，還需在test_bench中加入如下代碼

GSR    GSR_INST    (   .GSR(1'b1)  );
PUR    PUR_INST    (   .PUT(1'b1)  );

5、在「 terminal 」中輸入如下命令運行VCS進行編譯生成fsdb文件

[redhat@fpga marin]$    make  comp

6、在「 terminal 」中輸入如下命令運行Verdi把fsdb文件吃進去看波形

[redhat@fpga marin]$    make verdi

以上路徑均需按照自己實際情況進行修改

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有問題聯系可以我，一起討論。