今天開始寫博客了。寫博客的目的有兩點 ：（1）將每天學的知識進行總結，代替做紙質筆記，每次可以通過手機對以前學的知識進行鞏固，這樣效率比較高 ；（2）我會陸續將自己做的一些項目經驗在博客中進行分享，與廣大博友一起學習成長！大家對內容有疑問或者自己的想法請在博客下面留言，我樂意與大家探討相關的問題。
原則1：時序電路建模時，用非阻塞賦值。
原則2：鎖存器電路建模時，用非阻塞賦值。
原則3：用always塊描述組合邏輯時，用阻塞賦值語句。
原則4：在同一個always塊中描述時序和組合邏輯混合電路時，用非阻塞賦值。
原則5：不要在同一個always塊中同時使用阻塞賦值和非阻塞賦值。
原則6：嚴禁在不同always中對同一個變量賦值。 //容易產生競爭冒險
原則7：對某一個變量同時采用非阻塞賦值時，只要最后那次賦值對變量有作用。
***********這就是阻塞賦值與非阻塞賦值的原則，只要把這7條理解到位了，編寫verilog代碼者的沒有什么難度。我個人是這么理解賦值原則的：1）用assign進行賦值只能是阻塞賦值 2）always中，如果只有組合邏輯電路，就用阻塞賦值；只要是有時序邏輯電路，全部就要非阻塞賦值（認真體會這段話就好了）************
今天暫時寫這些，后面接着寫自己在數字系統設計方面的心得體會