zynq-自定義IP

本教程不是商業教程，只是自己學習時，希望記錄下來，可以反復查看學習，以免忘記。

此次是希望在CPU這端輸出helloworld，在fpga這端點亮LED

1.新建工程

2.添加文件，編寫verilog代碼

3.寫入代碼

`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 2019/02/13 13:26:19
// Design Name:
// Module Name: LED_my_ip
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module LED_my_ip(
input CLK_i,
input RSTn_i,
output reg [3:0]LED_o
);

reg [31:0]C0;
always @(posedge CLK_i)
if(!RSTn_i)
begin
LED_o <= 4'b0001;
C0 <= 32'h0;
end
else
begin
if(C0 == 32'd49_999_999)
begin
C0 <= 32'h0;
if(LED_o == 4'b1000)
LED_o <= 4'b0001;
else LED_o <= LED_o <<1;
end
else
begin
C0 <= C0 + 1'b1;
LED_o <= LED_o;
end
end