關於Verilog中begin···end語句執行順序

  Verilog中分阻塞賦值和非阻塞賦值兩種，組合邏輯多用阻塞賦值，此時使用begin···end語句，將一條執行完再執行下一句，即順序執行。
  而時序邏輯多是並行執行，多用非阻塞賦值，begin···end語句的作用只是相當於函數的花括號，將一段語句划分成塊，但是在塊里語句依然是並行執行的，在一個模塊完成時會同時執行，所以在非阻塞賦值中begin···end語句並非順序執行的。