IP核有三種不同的存在形式：HDL語言形式，網表形式、版圖形式。分別對應我們常說的三類IP內核：軟核、固核和硬核。這種分類主要依據產品交付的方式，而這三種IP內核實現方法也各具特色。
軟核
軟核是用VHDL等硬件描述語言描述的功能塊，但是並不涉及用什么具體電路元件實現這些功能。軟IP通常是以硬件描述語言HDL源文件的形式出現，應用開發過程與普通的HDL設計也十分相似，只是所需的開發硬軟件環境比較昂貴。軟IP的設計周期短，設計投入少。由於不涉及物理實現，為后續設計留有很大的發揮空間，增大了IP的靈活性和適應性。其主要缺點是在一定程度上使后續工序無法適應整體設計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優化。由於軟核是以源代碼的形式提供，盡管源代碼可以采用加密方法，但其知識產權保護問題不容忽視。
硬核
硬核提供設計階段最終階段產品：掩膜。以經過完全的布局布線的網表形式提供，這種硬核既具有可預見性，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優化。盡管硬核由於缺乏靈活性而可移植性差，但由於無須提供寄存器轉移級(RTL)文件，因而更易於實現IP保護。
固核
固核則是軟核和硬核的折衷。大多數應用於FPGA的IP內核均為軟核，軟核有助於用戶調節參數並增強可復用性。軟核通常以加密形式提供，這樣實際的 RTL對用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對內核進行了參數化，那么用戶就可通過頭文件或圖形用戶接口(GUI)方便地對參數進行操作。對於那些對時序要求嚴格的內核(如PCI接口內核)，可預布線特定信號或分配特定的布線資源，以滿足時序要求。這些內核可歸類為固核，由於內核是預先設計的代碼模塊，因此這有可能影響包含該內核的整體設計。由於內核的建立(setup)、保持時間和握手信號都可能是固定的，因此其它電路的設計時都必須考慮與該內核進行正確地接口。如果內核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。
參考：百度百科