7 Serial Configuration 理解 (一)


 

reference :  ug470- 7 series config.pdf 

 

  7系列器件有5種配置接口,每種配置接口對應一種或者多種配置模式總線位寬。配置時序相對於引腳的CCLK,即使在內部產生CCLK的主模式下也是如此。

  Master模式包括: serial / spi / bpi / selectMAP ;  JTAG模式 ; Slave模式包括:serial/selectMAP ;

 

  每種配置模式都有一組相應的接口引腳,跨越了7系列FPGA上的一個或多個I / O bank。 Bank 0包含專用配置引腳,始終是每個配置接口的一部分。 Bank 14和Bank 15包含涉及特定配置模式的多功能引腳。 在7系列FPGA數據手冊中規定工作在3.3V,2.5V,1.8V或1.5V的bank中配置引腳的開關特性。
  所有JTAG和專用配置引腳都位於一個獨立的專用bank 0中,該bank具有專用電源(VCCO_0)。多功能引腳位於bank14和15中。
  所有專用輸入引腳均工作在VCCO_0 LVCMOS電平(LVCMOS18,LVCMOS25或LVCMOS33)。所有有源專用輸出引腳均在VCCO_0電壓電平下工作,輸出標准設置為LVCMOS,12 mA驅動,快速擺率。對於使用多功能I / O的所有模式,必須將關聯的VCCO_14或VCCO_15連接到適當的電壓,以匹配配置器件的I / O標准。多功能引腳在配置時也是LVCMOS,12 mA驅動,快速擺率。 如果使用Persist選項,所選配置模式的多功能I / O,在配置后保持激活狀態,I / O標准設置為LVCMOS的通用默認值,12 mA 驅動,慢擺率。

 

*配置模式引腳及其在I / O bank上的位置

 

 

 

 

 

  

  

  

   注:

      1. PUDC_B在配置期間具有特殊功能,但獨立於所有配置接口,即PUDC_B不需要與配置接口中的其他引腳電壓兼容。

      2. EMCCLK僅在ExtMasterCclk_en選項啟用EMCCLK作為主時鍾配置模式的輸入時使用。

      3. DOUT僅用於串行配置菊花鏈,用於將數據輸出到下游FPGA(或用於DebugBitstream選項)。 否則,DOUT為高阻抗。

      4. CSO_B僅用於並行配置菊花鏈,用於向下游設備輸出芯片使能信號。 否則,CSO_B為高Z.

      5. RS0和RS1僅在啟動MultiBoot事件或啟用ConfigFallback選項並發生Fallback事件時被驅動。否則,RS0和RS1為高阻態。 使用RS [1:0]引腳進行配置時,建議不要在用戶模式下使用它們。

      6. 空單元表示引腳未在配置模式下使用,並且在配置期間被忽略並且為高阻態。

 

 

   *配置引腳定義

引腳名稱                       bank                                        類型                                      方向                                                     描述                                                                                
CFGBVS 0 專用 輸入

Configuration Banks Voltage Select  

VCCO0電壓為3.3/2.5v時,CFGBVS為高電平,即接到VCCO0;

VCCO0電壓為1.8v時,CFGBVS為低電平,即接到GND。

M[2:0] 0 專用 輸入 Configuration Mode
TCK 0 專用 輸入 JTAG Test Clock
TMS 0 專用 輸入 JTAG TEST Mode Select
TDI 0 專用 輸入 JTAG Test Data Input
TDO 0 專用 輸出 JTAG Test Data Output
PROGRAM_B 0 專用 輸入

Program Bar

低電平有效復位配置邏輯當PROGRAM_B脈沖為低電平時,FPGA配置被清零並啟動新的配置序列。

在下降沿啟動配置復位,並且配置(即編程)序列在隨后的上升沿開始。

注意:上電時保持PROGRAM_B為低電平不會使FPGA配置保持復位狀態。 而是使用INIT_B來延遲上電配置序列。

INIT_B 0 專用 雙向(開漏)

Initialization (bar)

低電平有效的FPGA初始化引腳或配置錯誤信號。

當FPGA處於配置復位狀態,FPGA正在初始化(清除)其配置存儲器時,或者當FPGA檢測到配置錯誤時,FPGA將此引腳驅動為低電平。

完成FPGA初始化過程后,INIT_B釋放到高阻態,此時外部電阻預計將INIT_B拉高。

在上電期間,INIT_B可以在外部保持低電平,以在初始化過程結束時停止上電配置序列。

當初始化過程后在INIT_B輸入檢測到高電平時,FPGA繼續執行M [2:0]引腳設置所指示的配置序列的其余部分。

將INIT_B連接至一個≤4.7kΩ的上拉電阻至VCCO_0,以確保從低到高的轉換。

DONE 0 專用 雙向

Done

DONE引腳上的高電平信號表示配置序列已完成。

CCLK 0 專用 輸入/輸出

Configuration Clock

除JTAG模式外,CCLK在所有模式下運行同步FPGA配置序列。
•對於從模式:CCLK是輸入,需要連接到外部時鍾源。
•對於主模式:FPGA提供配置時鍾並將CCLK作為輸出驅動。
•對於JTAG模式:CCLK為高阻態且可以保持未連接狀態。

PUDC_B 14 多功能 輸入

Pull-Up During Configuration (bar)

低電平有效PUDC_B輸入使能上電后和配置期間的SelectIO引腳上的內部上拉電阻。
•當PUDC_B為低電平時,每個SelectIO引腳都使能內部上拉電阻。
•當PUDC_B為高電平時,每個SelectIO引腳上的內部上拉電阻被禁用。
PUDC_B必須直接連接,或通過≤1kΩ連接到VCCO_14或GND。

EMCCLK 14 多功能 輸入

External Master Configuration Clock

•對於主模式:FPGA可以選擇切換到EMCCLK作為時鍾源,而不是內部振盪器,用於驅動內部配置引擎。

EMCCLK頻率可以選擇通過比特流設置(ExtMasterCclk_en)進行分頻,並作為主CCLK信號轉發輸出。
•對於JTAG和從模式:在JTAG和從模式下忽略EMCCLK,可以保持未連接狀態。

CSI_B 14 多功能 輸入

Chip Select Input (bar)

 

低電平有效輸入,用於啟用FPGA SelectMAP配置接口。
•對於主SelectMAP模式:直接連接CSI_B,或通過≤1kΩ電阻連接到GND。
•對於從屬SelectMAP模式:外部配置控制器可以控制CSI_B以選擇SelectMAP總線上的有源FPGA,或者以並行配置菊花鏈方式連接到上游FPGA的CSO_B引腳。
•在所有其他模式中:忽略CSI_B並且可以保持未連接狀態。

 

CSO_B 14 多功能 輸出(開漏)

Chip Select Output (bar)

 

低電平有效開漏輸出,可以驅動低電平,以便在並行配置菊花鏈中啟用下游FPGA的從屬SelectMAP配置接口。
•對於BPI(異步只讀)和SelectMAP模式:如果器件采用並行配置菊花鏈並具有下游器件,則連接到外部330Ω上拉至VCCO_14並連接至下游器件的CSI_B輸入。 否則,CSO_B為高Z.
•對於串行模式:CSO_B是一個多用途引腳,用作DOUT引腳。 
•對於所有其他模式:CSO_B為高阻態且可以保持未連接狀態。

 

DOUT 14 多功能 輸出

Data Output 

 

DOUT是串行配置菊花鏈的數據輸出。
•對於串行和SPI(僅限x1)模式:如果器件采用菊花鏈串行配置,則連接到下游從串行FPGA的DIN。否則,DOUT為高阻抗。

•對於BPI和SelectMAP模式:DOUT是一個多用途引腳,用作CSO_B引腳。 
•對於所有其他模式:DOUT為高阻態且可以保持未連接狀態。
注意:啟用DebugBitstream選項時,DOUT可以輸出數據。

 

RDWR_B 14 多功能 輸入

Read/Write (bar)

 

RDWR_B確定SelectMAP數據總線的方向。 當RDWR_B為高電平時,FPGA將輸出讀數據到SelectMAP數據總線上。 當RDWR_B為低電平時,外部控制器可以通過SelectMAP數據總線將數據寫入FPGA。
•對於主SelectMAP模式:直接或通過≤1kΩ電阻將RDWR_B連接到GND。
•對於從SelectMAP模式:外部設備控制RDWR_B信號以控制SelectMAP數據總線的方向,以便從/向SelectMAP接口進行讀/寫。
•在所有其他模式中:RDWR_B被忽略,可以保持未連接狀態。

 

D00_MOSI 14 多功能 雙向

Master-Output Slave-Input

 

FPGA(主)SPI模式輸出,用於向SPI(從)flash器件發送命令。
•對於SPI模式:連接到SPI flash數據輸入引腳。 命令和地址發送到SPI flash器件后,D00_MOSI引腳為高阻態。 PUDC_B引腳決定是否上拉信號。
•對於BPI和SelectMAP模式:MOSI引腳是一個多用途引腳,用作D00數據輸入引腳。 
•對於所有其他模式:MOSI引腳功能不適用,引腳在配置期間為高阻態,在配置期間被忽略,並且可以保持未連接狀態。

 

D01_DIN 14 多功能 雙向

Data Input

 

DIN是串行數據輸入引腳。 默認情況下,來自DIN的數據在CCLK的上升沿捕獲。
•對於串行和SPI模式:DIN是FPGA數據輸入,用於接收來自數據源的串行數據。 將DIN連接到串行數據源的串行數據輸出引腳。
•對於BPI和SelectMAP模式:DIN引腳是一個多功能引腳,用作D01數據輸入引腳。  
•對於JTAG模式:DIN被忽略。

 

D[00-31] 14 多功能 雙向

Data Bus

 

D [00-31]引腳的子集或全部是SPI x2,SPI x4,BPI或SelectMAP模式的數據總線接口。
默認情況下,數據總線的數據在CCLK的上升沿捕獲。
•對於SPI模式:配置從用於標准SPI(x1)串行數據輸出和數據輸入的數據總線的D00 / MOSI和D01引腳開始。比特流選項可以將SPI閃存讀取模式切換為雙輸出(x2)或四輸出(x4)模式。
•對於SPI x1 / x2 / x4:將D00 / MOSI連接到SPI閃存串行數據輸入(DQ0 / D / SI / IO0)引腳。
•對於SPI x1 / x2 / x4:將D01 / DIN連接到SPI閃存串行數據輸出(DQ1 / Q / SO / IO1)引腳。
•對於SPI x4:將D02連接到SPI閃存四通道數據位2輸出(DQ2 / W#/ WP#/ IO2)引腳,並連接到外部4.7kΩ上拉電阻到VCCO_14。
•對於SPI x4:將D03連接到SPI閃存四倍數據位3輸出(DQ3 / HOLD#/ IO3)引腳,並連接到外部4.7kΩ上拉電阻到VCCO_14。其余數據引腳在配置期間未使用,被忽略和高阻抗。
•對於SelectMAP模式:FPGA監視D [00-07]以獲取自動總線寬度檢測模式,該模式確定是僅使用D [00-07](x8總線寬度)還是更寬(x16或x32)使用數據總線寬度。將使用過的數據總線引腳連接到數據源上的相應數據引腳。
警告!從屬SelectMAP x16和x32數據總線寬度不支持配置
AES加密的比特流。
•對於BPI模式:FPGA監視D [00-07]以獲取自動總線寬度檢測模式,該模式確定是僅使用D [00-07](x8總線寬度)還是使用更寬(x16)數據總線使用寬度。將使用過的數據總線引腳連接到BPI閃存上的相應數據引腳。 D [16-31]引腳是多用途引腳,用作BPI地址A [00-15]引腳。請參見此表中的[00-28]行。
•對於JTAG模式:不使用任何數據引腳。
•對於所有模式:未使用的數據引腳為高阻態,在配置期間忽略。未使用的數據引腳可以保持未連接狀態。

 A[00-28]  14 or 15  多功能  輸出

 Address Bus

A[00-28]引腳輸出地址到並行NOR(BPI)閃存。 A00是最低的地址位。
•對於BPI模式:將FPGA A [00-28]引腳連接到並行NOR閃存地址引腳,FPGA A00引腳連接到對於使用的數據總線寬度有效的最低有效閃存地址輸入引腳。 根據BPI閃存類型和使用的數據總線寬度,閃存的最低有效地址位可以是A1,A0或A-1。 請注意,超出並行NOR閃存的地址總線寬度的任何高位地址引腳在配置期間被驅動,但在配置后可用作I / O.
•對於SelectMAP模式:A [00-15]引腳是多用途引腳,用作D [16-31]數據總線引腳。 請參見此表中的D [00-31]行。
•在其他模式中:A [00-28]為高Z,在配置期間被忽略,並且可以保持未連接狀態。

FCS_B 14 多功能 輸出

Flash Chip Select (bar)

 

低電平有效芯片選擇輸出,支持SPI或BPI閃存器件進行配置。
•對於SPI和BPI模式:將FPGA FCS_B連接到閃存器件芯片選擇輸入,並連接到外部≤4.7kΩ上拉電阻到VCCO_14。
•對於所有其他模式:FCS_B為高阻態且可以保持未連接狀態。

 

FOE_B 15 多功能 輸出

Flash Output-Enable(bar)

 

用於並聯NOR閃存的低電平有效輸出使能控制信號。
•對於BPI模式:將FPGA FOE_B連接到閃存輸出使能輸入,並連接到外部≤4.7kΩ上拉電阻到VCCO_15。
•對於所有其他模式:FOE_B為高阻態且可以保持未連接狀態。

 

FWE_B 15 多功能 輸出

Flash Write-Enable (bar)

 

用於並行NOR閃存的低電平有效寫入使能控制信號。
•對於BPI模式:將FPGA FWE_B連接到閃存寫使能輸入,並連接到外部≤4.7kΩ上拉電阻到VCCO_15。
•對於所有其他模式:FWE_B為高阻態,可以保持未連接狀態。

 

ADV_B 15 多功能 輸出

Address Valid (bar)

 

用於並行NOR閃存的低電平有效地址有效輸出信號。
•對於支持地址有效輸入的閃存的BPI模式:將FPGA ADV_B連接到並行NOR閃存地址有效輸入引腳,並連接到外部≤4.7kΩ上拉電阻到VCCO_15。 對於閃存不支持地址有效輸入的BPI模式:不要連接ADV_B引腳。
•對於所有其他模式:ADV_B為高阻態,可以保持未連接狀態。

 

RS0,RS1 15 多功能 輸出

Revision Selection

RS0和RS1引腳是版本選擇輸出引腳,用於驅動並行閃存上的高位地址線。 通常,RS0和RS1在配置期間為高阻態。

但是,FPGA可以在兩種可能的條件下驅動RS0和RS1引腳。

*啟用ConfigFallback選項后,FPGA會在檢測到配置錯誤之后的回退配置過程中將RS0和RS1驅動為低電平。

*當啟動用戶調用的MultiBoot配置時,FPGA可以在MultiBoot配置過程中將RS0和RS1引腳驅動為用戶定義的狀態。

如果禁用回退(默認)並且未使用MultiBoot,或者使用SPI模式,則RS0和RS1為高阻態且可以保持未連接狀態。

VCCBATT N/A Supply Voltage N/A

Battery Backup Supply

VCCBATT是FPGA內部易失性存儲器的電池備份電源,用於存儲AES解密器的密鑰。 對於需要來自易失性密鑰存儲區的解密密鑰的加密比特流,將此引腳連接到電池以在FPGA未供電時保留密鑰。 如果不要求使用易失性密鑰存儲區中的解密密鑰,請將此引腳連接到GND或VCCAUX。 引腳名稱包含“_0”存儲區標識,但它不是I / O,不受VCCO_0的影響。



 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 


 

       注:每個I/O都參考所在bank的VCCO電源電壓。如:“0”表示I / O以Bank 0的VCCO_0為參考。

 

 


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