最近需要做個小作品，用到了Quartus 18，本人采用vhdl語言進行的開發，過程如下。
1.點擊新建一個工程
2.選擇工程保存的路徑，填寫工程名稱
3.選擇工程類型為空的工程
4.不添加任何文件，直接點next
5.選擇設備類型，一定要進行選擇，否則后面編譯仿真時可能會出錯
6.EDA Tools Settings中的仿真工具選擇modelsim-altera,格式選擇vhdl
7.點擊Finish
8.點擊新建文件，選擇vhdl file
9.編寫vhdl語言程序，以一個二四譯碼器為例（文件名稱一定要和器件名稱相同）
10.右鍵單擊將寫好的文件設置為頂層文件
11.點擊Assignments->Settings，點擊General選項卡，確定頂層部件是剛剛建立好的部件名稱
12.點擊Start Analysis & Synthesis，沒有報錯即可。此時一個vhdl文件就建立成功了。
13.如果你想讓剛才的vhdl文件生成為部件，並用它進行畫圖，那么請進行如下操作：
點擊 File->Create/Update->Create symbol files for current file，沒有報錯即可
這樣一個部件就生成了。
14.如果你想用上面的部件畫一個頂層圖，那么就新建一個Block Diagram/Schematic File
雙擊空白處可調出Symbol界面，在這里你可以看到自己生成的部件
選中后點擊OK即可放置在原理圖上,然后進行保存即可。
15.如果你想對生成的部件進行仿真測試，則進行如下操作：
點擊Processing->Start->Start Test Bench Template Writer，沒有報錯即可
新建一個University Program VWF文件
雙擊左側空白處，可調出Insert Node or Bus窗口
點擊窗口的Node Finder->List-> ">>" ->OK
再次點擊OK，輸入相應的數據，紅框內是設置低電平和高電平的按鈕
保存后點擊Run Functional Simulation，稍等即可彈出仿真后的界面
這樣一個編寫代碼->生成部件->生成頂層圖->仿真測試的流程就完成了。
注意：你想對哪個文件進行仿真，就需要先將哪個文件設置為頂層文件，並進行組建編譯，然后重新建立一個VWF文件。
如果在仿真過程中出現了“testbench_vector_input_file option does not exist”的錯誤，那么請參考如下鏈接：
https://www.cnblogs.com/UnfriendlyARM/p/9742613.html
本文摘自我的CSDN博客，原文鏈接https://blog.csdn.net/a154299/article/details/82937062