1.高速信號在走線的時候出現直角有什么影響？
答：A.遇到直角，線寬會發生變化，線路的阻抗因為線寬的變化變得不再連續，阻抗不連續會帶來信號的反射。
B.傳輸線直角會形成寄生電容，會減緩信號的上升時間。
C.直角處在高速信號傳輸時，相當於天線，會造成EMI干擾。
2.A、B、AB、D類功放？
純甲類功率放大器又稱為A類功率放大器（Class A），它是一種完全的線性放大形式的放大器。在純甲類功率放大器工作時，晶體管的正負通道不論有或沒有信號都處於常開狀態，這就意味着更多的功率消耗為熱量，但失真率極低。純甲類功率放大器在汽車音響的應用中比較少見，像意大利的Sinfoni高級系列才有這類功率放大器。這是因為純甲類功率放大器的效率非常低，通常只有20-30%，但音響發燒友們對它的聲音表現津津樂道。效率低於50%。
乙類功率放大器，也稱為B類功率放大器（Class B），它也被稱為線性放大器，但是它的工作原理與純甲類功率放大器完全不同。B類功放在工作時，晶體管的正負通道通常是處於關閉的狀態除非有信號輸入，也就是說，在正相的信號過來時只有正相通道工作，而負相通道關閉，兩個通道絕不會同時工作，因此在沒有信號的部分，完全沒有功率損失。但是在正負通道開啟關閉的時候，常常會產生跨越失真，特別是在低電平的情況下，所以B類功率放大器不是真正意義上的高保真功率放大器。在實際的應用中，其實早期許多的汽車音響功放都是B類功放，因為它的效率比較高。
甲乙類功率放大器也稱為AB類功率放大器（Class AB），它是兼容A類與B類功放的優勢的一種設計。當沒有信號或信號非常小時，晶體管的正負通道都常開，這時功率有所損耗，但沒有A類功放嚴重。當信號是正相時，負相通道在信號變強前還是常開的，但信號轉強則負通道關閉。當信號是負相時，正負通道的工作剛好相反。AB類功率放大器的缺陷在於會產生一點點的交越失真，但是相對於它的效率比以及保真度而言，都優於A類和B類功放，AB類功放也是目前汽車音響中應用最為廣泛的設計。
D類放大器與上述A，B或AB類放大器不同，其工作原理基於開關晶體管，可在極短的時間內完全導通或完全截止。兩只晶體管不會在同一時刻導通，因此產生的熱量很少。這種類型的放大器效率極高(90%左右)，在理想情況下可達100%，而相比之下AB類放大器僅能達到78.5%。不過另一方面，開關工作模式也增加了輸出信號的失真。D類放大器的電路共分為三級：輸入開關級、功率放大級以及輸出濾波級。D類放大器工作在開關狀態下可以采用脈寬調制(PWM)模式。利用PWM能將音頻輸入信號轉換為高頻開關信號，通過一個比較器將音頻信號與高頻三角波進行比較，當反相端電壓高於同相端電壓時，輸出為低電平；當反相端電壓低於同相端電壓時，輸出為高電平。 在D類放大器中，比較器的輸出與功率放大電路相連，功放電路采用金屬氧化物場效應管(MOSFET)替代雙極型晶體管(BJT)，這是由於前者具有更快的響應時間，因而適用於高頻工作模式。D類放大器需要兩只MOSFET，它們在非常短的時間內可完全工作在導通或截止狀態下。當一只MOSFET完全導通時，其管壓降很低；而當MOSFET完全截止時，通過管子的電流為零。兩只MOSFET交替工作在導通和截止狀態的開關速度非常快，因而效率極高，產生的熱量很低，所以D類放大器不需要很大的散熱器。
3.PCB設計為什么要大面積敷t銅？
A.PCB敷銅一般為電源或者地上，大面積敷銅可以降低電源和地線的阻抗，加大走過的電流，減少損耗。
B.在高頻信號走線間敷銅能減少信號之間的干擾，起到屏蔽的作用，比如晶振為高頻發射源，需要在晶振附近敷銅。
4.萬用表測試二極管正向直流電阻，選擇的量程越大，測得的二極管阻抗越大
測量二極管的正向直流電阻，在二極管的兩端串上了一個電阻。萬用表里面，量程越大，串上的電阻越大。又因為二極管的兩端電壓為0.7V，串上的電阻越大，電流越小，則顯示的電阻值越大！
5.在PCB板上線寬和過孔的大小與通過電流的大小關系？
10mil=0.254mm 一般1mm線寬走1A電流。過孔一般內徑0.3mm 外徑0.6mm。
6.同向比例放大器和反向比例放大器各有什么特點？
A..同相放大器的最大的優點就是輸入阻抗接近無窮大，常常作為電壓跟隨器使用，進行隔離。反相放大器的最大的優點是輸入端的正反相電位差接近為0，只存在差模信號，抗干擾能力強
B.同相放大器的最大缺點是輸入沒有“虛地”，存在較大的共模電壓，抗干擾的能力較差，使用時，要求運放有較高的共模抑制比。反相放大器的最大缺點是輸入的阻抗很小，等於信號輸入端的串聯電阻阻值。
C.同相運算放大電路，引入的電壓串聯負反饋。反相運算放大電路，引入的電壓並聯負反饋 。
D.同相和反相的輸出電阻都基本為0。因為引入了深度電壓負反饋。
7.放大電路的負反饋種類及作用？
電壓並聯反饋，電流串聯反饋，電壓串聯反饋和電流並聯反饋。
降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展，放大器的通頻帶，自動調節作用。
有無反饋：輸出回路和輸入回路是否有反饋通路
正負反饋：瞬時極性法
電壓電流：是放大電路的輸出電壓為0，若反饋量隨之為0，則為電壓反饋。
正負反饋：是輸入減小還是增大。
串聯反饋：輸入量為凈輸入量和反饋量以電壓形式疊加。
並聯反饋：輸入量為凈輸入量和反饋量以電流形式疊加。
對輸入電阻ri的影響：串聯負反饋使輸入電阻增加，並聯負反饋使輸入電阻減小。
對輸出電阻ro的影響：電壓負反饋使輸出電阻減小，電流負反饋使輸出電阻增加。
8.放大電路的頻率補償的目的是什么，有哪些方法？
放大電路中頻率補償的目的 ：一是改善放大電路的高頻特性，二是克服由於引入負反饋而可能出現自激振盪現象，使放大器能夠穩定工作。
在放大電路中，由於 晶體管結電容的存在常常會使放大電路頻率響應的高頻段不理想 ，為了解決這一問題，常用的方法就是在電路中引入負反饋。
然后，負反饋的引入又引入了新的問題，那就是負反饋電路會出現自激振盪現象，所以為了使放大電路能夠正常穩定工作，必須對放大電路進行頻率補償。
頻率補償的方法可以分為 超前補償和滯后補償 ，主要是通過接入一些阻容元件來改變放大電路的開環增益在高頻段的相頻特性，目前使用最多的就是鎖相環。
9.有源濾波器和無源濾波器的區別？
無源濾波器：這種電路主要有無源元件 R、L 和 C 組成；
有源濾波器：集成運放和 R、C 組成，具有不用電感、體積小、重量輕等優點。
集成運放的開環電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。
但 集成運放帶寬有限 ，所以目前的有源濾波電路的工作頻率難以做得很高。
10.單片機上電后沒有運轉，首先要檢查什么?
電源 晶振 flash/rom 引腳電平 軟件
11.最基本的三極管曲線特性
12什么是頻率響應，怎么才算是穩定的頻率響應，簡述改變頻率響應曲線的幾個方法
里僅對放大電路的頻率響應進行說明。 在放大電路中，由於電抗元件 (如電容、電感線圈等)及晶體管極間電容的存在，當輸入信號的頻率過低或過高時，放大電路的放大倍數的數值均會降低，而且還將產生相位超前或之后現象。也就是說，放大電路的放大倍數 (或者稱為增 益 )和輸入信號頻率是一種函數關系，我們就把這種函數關系成為放大電路的頻 率響應或頻率特性。放大電路的頻率響應可以用幅頻特性曲線和相頻特性曲線來描述，如果一個 放大電路的幅頻特性曲線是一條平行於 x 軸的直線( 或在關心的頻率范圍內平行 於 x 軸 )，而相頻特性曲線是一條通過原點的直線 (或在關心的頻率范圍是條通過 原點的直線)，那么該頻率響應就是穩定的
改變頻率響應的方法主要有：
(1) 改變放大電路的元器件參數；
(2) 引入新的 元器件來改善現有放大電路的頻率響應；
(3) 在原有放大電路上串聯新的放大電 路構成多級放大電路。
13. 給出一個差分運放，如何進行相位補償，並畫補償后的波特圖
隨着工作頻率的升高，放大器會產生附加相移，可能使負反饋變成正反饋而引起自激。
進行相位補償可以消除高頻自激。相位補償的原理是：在具有高放大倍數的中間級，利
用一小電容 C（幾十～幾百微微法）構成電壓並聯負反饋 電路。可以使用電容校正、
RC 校正分別對相頻特性和幅頻特性進行修改。
波特圖就是在畫放大電路的頻率特性曲線時使用對數坐標。波特圖由對數幅 頻特性
和對數相頻特性兩部分組成，它們的橫軸采用對數刻度 lg f ，幅頻特性的縱軸采用 lg |Au|表示，
單位為 dB；相頻特性的縱軸仍用φ表示。
14.基本放大電路的種類及優缺點，廣泛采用差分結構的原因
基本放大電路按其接法分為共基、共射、共集放大電路。
共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄
共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數和輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。常用於寬頻帶 放大電路。
共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸 出電阻最小的電路，並具有電壓跟隨的特點。常用於電壓大電路的輸入級和輸 出級，在功率放大電路中也常采用射極輸出的形式。
廣泛采用差分結構的原因是差分結構可以抑制溫度漂移現象。
15.給出一差分電路，已知其輸出電壓 Y+和 Y-，求共模分量和差模分量
設共模分量是 Yc，差模分量是 Yd，則可知其輸
Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-)/2
16.選擇電阻時要考慮什么？
主要考慮電阻的封裝、功率、精度、阻值和耐壓值等。
17.在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平，這個單管你會用 P管還是N管，為什么？
用 N 管。N 管傳遞低電平， P 管傳遞高電平。N 管的閾值電壓為正， P 管的閾值電壓為負。在 N 管柵極加 VDD，在漏極加VDD，那么源級的輸出電壓范圍為 0到VDD-Vth ，因為 N 管的導通條件是 Vgs>Vth，當輸出到達 VDD-Vth 時管子已經關斷了。所以當柵壓為 VDD時，源級的最高輸出電壓只能為 VDD-Vth。這叫閾值損失。N 管的輸出要比柵壓損失一個閾值電壓。因此不宜用 N 管傳輸高電平。P 管的輸出也會比柵壓損失一個閾值。同理柵壓為 0時，P 管 源級的輸出電壓范圍為 VDD到｜Vth ｜，因此不宜用 P管傳遞低電平。
18.畫電流偏置的產生電路，並解釋。
基本的偏置電流產生電路包括鏡像電流源、比例電流源和微電流源三種。模電p189
下面以鏡像電流源電路為例進行說明：
上圖為鏡像電流源，比例電流源在上圖T0,T1射級接兩個不同的電阻，微電流源只需要在T1射級接個電阻即可。
19.畫出施密特電路，求回差電壓？
下圖是用 CMOS 反相器構成的施密特電路：
因此回差電壓為：
輸入電壓使va為Vth，在此之前輸出還是0，則可以知道Vth和輸入正向閾值電壓的關系。
20.正弦波振盪器，電容三點式和電感三點式電路圖？
21.DAC 和 ADC 的實現各有哪些方法？
實現 DAC 轉換的方法有：權電阻網絡 D/A 轉換，倒梯形網絡 D/A 轉換， 權電流網絡 D/A 轉換、權電容網絡 D/A 轉換以及開關樹形 D/A 轉換等。
實現 ADC 轉換的方法有：並聯比較型 A/D 轉換，反饋比較型 A/D 轉換，雙 積分型 A/D 轉換和 V-F 變換型 A/D 轉換。
22.A/D 電路組成、工作原理
A/D 電路由取樣、量化和編碼三部分組成，由於模擬信號在時間上是連續信 號而數字信號在時間上是離散信號，因此 A/D 轉換的第一步就是要按照奈奎斯 特采樣定律對模擬信號進行采樣。又由於數字信號在數值上也是不連續的，也就 是說數字信號的取值只有有限個數值，因此需要對采樣后的數據盡量量化，使其 量化到有效電平上，編碼就是對量化后的數值進行多進制到二進制二進制的轉換。
23.鎖相環有哪幾部分組成 ?
鎖相環路是一種反饋控制電路，簡稱鎖相環（ PLL）鎖相環的特點是：利用外部輸入的參考信號控制環路內部振盪信號的頻率和相位。因鎖相環可以實現 輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環通常用於閉環跟蹤電路。 鎖相環在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來鎖相環通常由鑒相器（ PD）、環路濾波器（LF）和壓控振盪器（ VCO）三部 分組成。鎖相環中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出 信號的相位差，並將檢測出的相位差信號轉換成電壓信號輸出，該信號經低通濾 波器濾波后形成壓控振盪器的控制電壓，對振盪器輸出信號的頻率實施控制。
24.用邏輯門和 COMS 電路實現 AB+CD
25.用一個二選一 mux 和一個 inv 實現異或
假設輸入信號為 A、B ，輸出信號為 Y=A’B+AB ’。則用一個二選一 mux和一個 inv 實現異或的電路如下圖所示：
26.setup和hold time？
時鍾和數據
時鍾邊沿來之前，數據穩定保持的時間。---setup_time
時鍾邊沿來之后，數據穩定保持的時間。---hold_time
27.如何解決亞穩態？
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當 一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在亞穩態期間，觸發器輸出一些中間級電平，或 者可能處於振盪狀態，並且這種無用的輸出電平可以沿信號通道上的各個觸發器 級聯式傳播下去。解決方法主要有：
(1)降低系統時鍾；
(2)用反應更快的 FF；觸發器
(3) 引入同步機制，防止亞穩態傳播；
(4)改善時鍾質量，用邊沿變化快速的時鍾信號；
(5)使用工藝好、時鍾周期裕量大的器件
28.列舉幾種集成電路典型工藝，工藝上常提到 0.25,0.18指的是什么
制造工藝：我們經常說的 0.18微米、0.13 微米制程，就是指制造工藝了。制造工藝直接關系到 cpu的電氣性能，而0.18微米、 0.13微米這個尺度就是指的是 cpu核心中線路的寬度,MOS管是指柵長。
29.描述CMOS電路中閂鎖效應產生的過程及最后的結果
Latch-up 閂鎖效應，又稱寄生PNPN效應或可控硅整流器 ( SCR, Silicon Controlled Rectifier )效應。在整體硅的 CMOS管下，不同極性攙雜的區域間都會構成 P-N結，而兩個靠近的反方向的 P-N結就構成了一個雙極型的晶體三極管。因此 CMOS管的下面會構成多個三極管，這些三極管自身就可能構成一個電路。這就是 MOS管的寄生三極管效應。如果電路偶爾中出現了能夠使三極管開通的條件，這個寄生的電路就會極大的影響正常電路的運作，會使原本的 MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。 Latch-up狀態下器件在電源與地之間形成短路，造成大電流、 EOS（電過載）和器件損壞。
30.用波形表示 D 觸發器的功能
以電平觸發為例進行說明， D 觸發器的功能描述如下：當時鍾信號為低電平 時，觸發器不工作，處於維持狀態。當時鍾信號為高電平時， D 觸發器的功能為： 若 D=0，則觸發器次態為 0；若 D=1，則觸發器次態為 1。下圖以波形形式來描 述 D 觸發器的功能：
上圖Q是Q輸出端
31.用傳輸門和倒向器組成的邊沿 D 觸發器如下圖：
傳輸門：c=1,傳輸門工作 c=0 傳輸門截止
兩個電平觸發形成一個邊沿觸發
32.畫狀態機，接受 1、2 、5 分錢的賣報機，每份報紙 5 分錢。
取投幣信號為輸入邏輯變量，投入一枚 5 分硬幣是用 A=1 表示，未投入時用 A=0 表示；投入一枚 2 分硬幣是用 B=1 表示，未投入時用 B=0 表示；投入 一枚 1 分硬幣是用 C=1 表示，未投入時用 C=0 表示。由於每次最多只能投入一 枚硬幣，因此除了 ABC=000、 ABC=001、 ABC=010 和 ABC=100 四種狀態為 合法狀態，其它四種狀態為非法狀態。假設投入 3 個 2 分硬幣或者投入 4 個 1 分硬幣和 1 個 2 分硬幣后，賣報機在給出報紙的同時會找會 1 個 1 分硬幣。這是 輸出變量有兩個，分別用 Y 和 Z 表示。給出報紙時 Y=1，不給時 Y=0 ；找回 1 個 1 分硬幣時 Z=1 ，不找時 Z=0。同時假定未投幣時賣報機的初始狀態為 S0， 從開始到當前時刻共投入的硬幣面值為 1 分記為 S1 ，為 2 分時記為 S2，為 3 分 記為 S3，為 4 分時記為 S4。
由上面的分析可以畫出該狀態機的狀態轉換表，如下表所示 (方便起見，這里 給出輸入變量為非法狀態時的轉換表 )
33.用與非門等設計全加器
設加數為 A 和 B ，低位進位為 C，和為 Sum ，進位位為 Cout，則用與非門 設計的全加器如下圖
如果非門也用與非門實現的話，只需將與非門的兩個輸入端連接，置換到非門即可
S=A異或B異或CI
CO=(A異或B)CI+AB
34.TTL邏輯電平和RS232,RS485電平？
正邏輯和負邏輯：正邏輯1表示高電平
RS232:邏輯1的電平為：-3~-15V 邏輯0電平：3~15V(負邏輯)
RS232可做到雙向傳輸，全雙工通訊，最高速率為20kbps.。RXD TXD GND
接口使用一根信號線和一根信號返回線而構成共地的傳輸形式，而這種共地傳輸容易產生共模干擾，所以抗噪聲干擾性弱。
傳輸距離有限，最大傳輸距離為15m
RS485：邏輯1的電平為2~6V，邏輯0的電平為-2V~-6V
雙向傳輸，半雙工通訊，最高傳輸速率為10Mbps 發送端：邏輯“0”以兩線間的電壓差+（2 ~6）V 表示；邏輯“1”以兩線間的電壓差-（2 ~6）V 表示。接收端：A 比B 高200mV 以上即認為是邏輯“0”，A 比B 低200mV 以上即認為是邏輯“1”；RS-485 的數據最高傳輸速率為10Mbps。但是由於RS-485 常常要與PC 機的RS-232 口通信，所以實際上一般最高115.2Kbps。又由於太高的速率會使RS-485 傳輸距離減小，所以往往為9600bps 左右或以下.
最大傳輸距離約為1200m，RS-485接口是采用平衡驅動器和差分接收器的組合，抗共模干擾能力強。
TTL電平：
輸出 L： <0.8V ； H：>2.4V。
輸入 L： <1.2V ； H：>2.0V
CMOS電平：
輸出 L： <0.1*Vcc ； H：>0.9*Vcc。
輸入 L： <0.3*Vcc ； H：>0.7*Vcc.
1.電平的上限和下限定義不一樣，CMOS具有更大的抗噪區域。 同是5伏供電的話，ttl一般是1.7V和3.5V的樣子，CMOS一般是2.2V,2.9V的樣子，不准確，僅供參考。
2.電流驅動能力不一樣，ttl一般提供25毫安的驅動能力，而CMOS一般在10毫安左右。
3.需要的電流輸入大小也不一樣，一般ttl需要2.5毫安左右，CMOS幾乎不需要電流輸入
35.VCO 是什么，什么參數 (壓控振盪器) ?
VCO 即壓控振盪器，在通信系統電路中，壓控振盪器 (VCO)是其關鍵部件， 特別是在鎖相環電路、時鍾恢復電路和頻率綜合器等電路中。 VCO 的性能指標 主要包括：頻率調諧范圍，輸出功率， (長期及短期)頻率穩定度，相位噪聲，頻 譜純度，電調速度，推頻系數，頻率牽引等。
36.用 D 觸發器做個 4 進制的計數器
由於是 4 進制計數器，因此只需兩個 D 觸發器即可，記進位輸出為 Cout， 時鍾信號為 CLK，則利用 D 觸發器和門電路組成的 4 進制計數器如下圖：
clk經過4個周期，Cout輸出1
37.鎖存器、觸發器、寄存器三者的區別？
觸發器：能夠存儲一位二值信號的基本單元電路統稱為“觸發器”。
鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發器的時鍾輸入端 CP 連接起來，用一個公共的控制信號來控制，而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”。
寄存器：在實際的數字系統中，通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由於觸發器內有記憶功能，因此利用觸發器可以方便地構成寄存器。由於一個觸發器能夠存儲一位二進制碼，所以把 n 個觸發器的時鍾端口連接起來就能構成一個存儲 n 位二進制碼的寄存器。
區別：從寄存數據的角度來年，寄存器和鎖存器的功能是相同的，它們的區別在於寄存器是同步時鍾控制，而鎖存器是電位信號控制。可見，寄存器和鎖存器具有不同的應用場合，取決於控制方式以及控制信號和數據信號之間的時間關系：若數據信號有效一定滯后於控制信號有效，則只能使用鎖存器；若數據信號
提前於控制信號到達並且要求同步操作，則可用寄存器來存放數據。
38.D 觸發器和 D 鎖存器的區別？
D 觸發器是指由時鍾邊沿觸發的存儲器單元，鎖存器指一個由信號而不是時 鍾控制的電平敏感的設備。鎖存器通過鎖存信號控制，不鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。
39.有源濾波器和無源濾波器的原理及區別？
濾波器是一種對信號的頻率具有選擇性的電路，其功能就是使特定頻率范圍內的信號通過，而組織其它頻率信號通過。其原理就是當不同頻率的信號通過該電路時，具有不同的幅度衰減，通帶內的信號衰減很小，而阻帶內的信號衰減很 大。
若濾波電路僅由無源元件 (電阻、電容、電感)組成，則稱為無源濾波器；若濾波電路不僅由無源元件，還有有源元件 (雙極型管、單極性管、集成運放 )組成， 則稱為有源濾波器。其區別主要體現在以下幾個方面：
(1) 有源濾波器是電子的，無源濾波器是機械的。
(2) 有源濾波器是檢測到某 一設定好的諧波次數后抵消它，無源濾波器是通過電抗器與電容器的配合形成某 次諧波通道吸收諧波。
(3) 采用無源濾波器因為有電容器的原因，所以可提高功 率因素。采用有源濾波器只是消除諧波與功率因素無關。
(4) 有源濾波器造價是 無源濾波器的 3 倍以上，技術相對不太成熟，且維護成本高；無源濾波器造價相 對較低，技術較成熟，安裝后基本免維護。
(5) 有源濾波器用於小電流，無源濾 波器可用於大電流。
40.IIR， FIR 濾波器的異同？
IIR 是無限長沖激響應濾波器， FIR 是有限長沖激響應濾波器。兩者的比較 如下：
(1) 在相同的技術指標下，IIR 濾波器由於存在着輸出對輸入的反饋，所以可用比 FIR 濾波器較少的階數來滿足指標的要求，所用的存儲單元少，運算次數少， 較為經濟
(2) FIR 濾波器可得到嚴格的線性相位，而 IIR 濾波器做不到這一點，IIR 濾 波器的選擇性越好，其相位的非線性越嚴重。因而，如果 IIR 濾波器要得到線性相位，又要滿足幅度濾波的技術要求，必須加全通網絡進行相位校正，這同樣會 大大增加濾波器的階數。
(3) FIR 濾波器主要采用非遞歸結構，因為無論是從理論上還是從實際的有限 精度的運算中它都是穩定的，有限精度運算的誤差也越小。 IIR 濾波器必須采用 遞歸結構，極點必須在 z 平面單位圓內才能穩定，對於這種結構，運算中的四舍 五入處理有時會引起寄生振盪。
(4) 對於 FIR 濾波器，由於沖激響應是有限長的，因而可以用快速傅里葉變換算法，這樣運算速度可以快得多。 IIR 濾波器則不能這樣運算。
(5) 從設計上看，IIR 濾波器可以利用模擬濾波器設計的現成的閉合公式、數據和表格，因此計算工作量較小，對計算工具要求不高。 FIR 濾波器則一般沒有 現成的設計公式，一般 FIR 濾波器設計僅有計算機程序可資利用，因而要借助於 計算機。
(6) IIR 濾波器主要是設計規格化的、頻率特性為分段常數的標准低通、高通、帶通、帶阻、全通濾波器。 FIR 濾波器則要靈活得多。
41.同步復位與異步復位的區別？
無論同步還是異步復位，在對觸發器時序進行分析的時候，都要考慮復位端
與時序的相位關系。
對於同步復位，復位信號可以理解為一個普通的數據信號，它只有在時鍾的
跳變沿才會起作用，一般只要復位信號持續時間大於一個時鍾周期，就可以保證
正確復位。
對於異步復位，復位可以在任何時候發生，表面上看跟時鍾沒有關系，但真
實情況是異步復位也需考慮時鍾跳變沿，因為時鍾沿變化和異步復位都可以引起
Q端數據變化，如果異步復位信號跟時鍾在一定時間間隔內發生變化，Q值將無法
確定，即亞穩態現象。這個時候即使異步復位信號持續時間再長也沒有辦法，因為
不定態已經傳遞下去了。
一、特點：
同步復位：顧名思義，同步復位就是指復位信號只有在時鍾上升沿到來時，才能
有效。否則，無法完成對系統的復位工作。用Verilog描述如下：
always @(posedge clk) begin
if (!rst)
....
end
異步復位：它是指無論時鍾沿是否到來，只要復位信號有效，就對系統進行復位。用
Verilog描述如下：
always @(posedge clk or negedge rst ) begin
if (!rst)
....
end
二、各自的優缺點：
1、總的來說，同步復位的優點大概有3條：
(1) 有利於仿真器的仿真。
(2) 可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，
而且綜合出來的fmax一般較高。
(3) 因為它只有在時鍾有效電平到來時才有效，所以可以濾除高於時鍾頻率的毛刺，
但它的缺點也有不少，主要有：
(1) 復位信號的有效時長必須大於時鍾周期，才能真正被系統識別並完成復位。同時
還要考慮，諸如，clk skew，組合邏輯路徑延時，復位延時因素。
(2) 由於大多數的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，
綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。
2、對於異步復位而言，也有三條有點，如下：
(1) 大多數目標器件庫的DFF都有異步復位端口，因此采用異步復位可以節省資源。
(2) 設計相對簡單。
(3) 異步復位信號識別方便，而且可以很方便地使用FPGA的全局復位端口GSR。
但是它的缺點為：
(1) 在復位信號釋放（release）的時候容易出現問題。具體就是說：倘若復位
釋放時恰恰在時鍾有效沿附近，就很容易使寄存器輸出出現亞穩態，從而導致
亞穩態。
(2) 復位信號容易受到毛刺的影響。
三、總結：
所以說，一般都推薦使用異步復位，同步釋放的方式，而且復位信號低電平有效。
四、推薦復位方式
推薦的復位方式上面提到的“異步復位，同步釋放”。這就結合了上方面的優點，很好的
克服了異步復位的缺點。
具體方式是：在異步復位后加上一個所謂的“reset synchronizer”，這樣就可以使異步復位信號
同步化，然后，再用經過處理的復位信號去作用系統，就可以保證比較穩定了。Verilog代碼如下：
module reset_synchronizer (
input clk, asyncrst_n;
output reg rst_n
);
reg rff1;
always @(posedge clk or negedge asyncrst_n) begin
if (!asyncrst_n)
{rst_n, rff1} <= 2'b0;
else
{rst_n, rff1} <= {rff1, 1'b1};
end
endmodule
這就是一個DFF，異步復位信號直接接在它的異步復位端口上（低電平有效），然后數據輸入端
rff1一直為高電平‘1’。倘若異步復位信號有效的話，觸發器就會復位，輸出為低，從而復位后繼系統。
但是，又由於這屬於時鍾沿觸發，當復位信號釋放時，觸發器的輸出要延遲一個時鍾周期才能恢復成'1'，
因此使得復位信號的釋放與時鍾沿同步化。此外，還有一種方法更為直接，就是直接在異步復位信號后
加一個D觸發器，然后用D觸發器的輸出作為后級系統的復位信號，也能達到相同的效果。
五、多時鍾系統中復位的處理方法
這是一個很實際的問題，因為在較大型的系統中，一個時鍾驅動信號顯然不能滿足要求，一定會根據系統
的要求用多個同源時鍾（當然也可以是非同源了）去驅動系統的不同部分。那么在這樣的多時鍾系統中，復位
鍵怎么設置？它的穩定與否直接關系到整個系統的穩定性，因此要格外注意（其實，復位信號在同步時序系統
中的地位和時鍾信號一樣重要）。下面就說一下具體的處理方法，當然所遵循的原則就仍應該是上位的“異步
復位，同步釋放“：
(1) non-coordinated reset removal： 顧名思義，就是同一個系統中的多個同源時鍾域的復位信號，有
彼此獨立的“reset synchronizer”驅動。當異步復位信號有效時，各時鍾域同時復位，但是復位釋放的時間
由各自的驅動時鍾決定，也就是說：時鍾快的先釋放，時鍾慢的后釋放，但是各復位信號之間沒有先后關系。
(2) sequence coordinated reset removal：這是相對於上述方式來說的，也就是說各時鍾域的復位信號
彼此相關，各個部分系統雖然也同時復位，但是卻分級釋放。而分級的順序可由各個“reset synchronizer”
的級聯方式決定。可以先復位前級，再復位后級，也可以反過來。Verilog描述如下：
例子：三級復位系統，系統中的時鍾分別為1m，2m，11m：
第一級reset_synchronizer程序：
module reset_synchronizer (
input clk, asyncrst_n;
output reg rst_n
);
reg rff1;
always @(posedge clk or negedge asyncrst_n) begin
if (!asyncrst_n)
{rst_n, rff1} <= 2'b0;
else
{rst_n, rff1} <= {rff1, 1'b1};
end
endmodule
第二、三級reset_synchronizer程序：
module reset_synchronizer2 (
input clk, asyncrst_n, d;
output reg rst_n
);
reg rff1;
always @(posedge clk or negedge asyncrst_n) begin
if(!asyncrst_n)
{rst_n, rff1} <= 2'b0;
else
{rst_n, rff1} <= {rff1, d};
end
endmodule
頂層模塊的程序：
module top (
input clk1m, clk2m, clk11m, sysrst_n;
output sysrst1m_n, sysrst2m_n, sysrst11m_n
);
reset_synchronizer rst1m(
.clk (clk1m),
.asyncrst_n (sysrst_n),
.rst_n (sysrst1m_n)
);
reset_synchronizer2 rst2m(
.clk (clk2m),
.d (sysrst1m_n),
.asyncrst_n (sysrst_n),
.rst_n (sysrst2m_n)
);
reset_synchronizer2 rst11m(
.clk (clk1m),
.d (sysrst2m_n),
.asyncrst_n (sysrst_n),
.rst_n (sysrst1m_n)
);
endmodule
42.Moore 與 Mealy 狀態機的特征
狀態機可分為有限狀態機和無限狀態機
Melay:下一狀態僅僅取決於當前狀態和輸出----異步狀態機
Moore機的下一狀態取決於當前狀態和當前輸出，但其輸出僅取決於當前狀態
43.時鍾周期為 T，觸發器 D1 的建立時間最大為 T1max，最小為 T1min。組合邏 輯電路最大延遲為 T2max，最小為 T2min。問，觸發器 D2 的建立時間 T3 和保 持時間 T4 應滿足什么條件？
首先說下建立時間和保持時間的定義。
建立時間 (setup time)是指在觸發器的時鍾信號上升沿到來以前，數據穩定不 變的時間，如果建立時間不夠，數據將不能在這個時鍾上升沿被打入觸發器；保 持時間(hold time) 是指在觸發器的時鍾信號上升沿到來以后，數據穩定不變的時 間， 如果保持時間不夠，數據同樣不能被打入觸發器。
Tffpd ：觸發器的輸出響應時間，也就是觸發器的輸出在 clk 時鍾上升沿到來 后多長的時間內發生變化並且穩定，也可以理解為觸發器的輸出延時。
Tcomb ：觸發器的輸出經過組合邏輯所需要的時間，也就是題目中的組合邏輯 延遲。
Tsetup ：建立時間
Thold ：保持時間
Tclk ：時鍾周期
建立時間容限：相當於保護時間，這里要求建立時間容限大於等於 0。
保持時間容限：保持時間容限也要求大於等於 0。
關於保持時間的理解就是，在觸發器 D2 的輸入信號還處在保持時間的時候，如果觸發器 D1 的輸出已經通過組合邏輯到達 D2 的輸入端的話，將會破壞 D2本來應該保持的數據。
44.給出某個一般時序電路的圖，有 Tsetup、Tdelay、 Tck->q，還有 clock 的 delay， 寫出決定最大時鍾的因素，同時給出表達式
T+Tclkdealy>Tsetup+Tco+Tdelay ；
Thold>Tclkdelay+Tco+Tdelay
45.函數和任務的區別？
函數：代表純組合邏輯
任務：既可以表示組合邏輯，又可以表示組合邏輯也可以表示時序邏輯。
A函數只能與主模塊公用同一個仿真時間單位，而任務可以定義自己的仿真時間單位。
B函數不能啟動任務，而任務可以啟動其他任務和函數。
C函數至少要有一個輸入變量，而任務可以沒有或有多個任何類型的變量
D函數返回一個值，而任務不返回值
46.LDO和DC_DC的區別？
LDO只能降壓，DC_DC有降壓補償款 升壓buck_boost 和升降壓
LDO由於內部原理是MOS管飽和降壓，效率較低，噪聲低，紋波小。
DC-DC通過開關，電感充放電，效率高，但是噪聲高。
47.說說靜態、動態時序模擬的優缺點？
靜態時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時 序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。 它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優化設計，因此靜態時序分析已經越來越多地被用到數字集成電路設計的驗證中。 動態時序模擬就是通常的仿真，因為不可能產生完備的測試向量，覆蓋門級網表 中的每一條路徑。因此在動態時序分析中，無法暴露一些路徑上可能存在的時序問題。
48.畫出 CMOS 電路的晶體管級電路圖，實現 Y=A*B+C(D+E)
此類題目都可以采用一種做法，首先將表達式全部用與非門和非門表示，然后將用 CMOS 電路實現的非門和與非門代入即可。非門既可以單獨實現，也可 以用與非門實現(將兩輸入端接在一起即可 )
49.利用 4 選 1 數據選擇器實現 F(x,y,z)=xz+yz’
50.A、 B、C、 D、E 進行投票，多數服從少數，輸出是 F(也就是如果 A、B 、C、D 、E 中 1 的個數比 0 多，那么 F 輸出為 1 ，否則 F 為 0) ，用與非門實現，輸入 數目沒有限制
記 A 贊成時 A=1，反對時 A=0 ；B 贊成時 B=1，反對時 B=0 ；C、 D、E 亦 是如此。由於共 5 人投票且少數服從多數，因此只要有三人投贊成票即可，其他人的投票結果並不需要考慮。基於以上分析，下圖給出用與非門實現的電路：
51.用邏輯門畫出D觸發器
維持阻塞D觸發器，電平觸發，會有延時。
52.簡述 latch 和 filp-flop 的異同
觸發器：能夠存儲一位二值信號的基本單元電路統稱為“觸發器”。
鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發器的時鍾輸入端 CP 連接起來，用一個公共的控制信號來控制，而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”
D 觸發器是指由時鍾邊沿觸 發的存儲器單元，鎖存器指一個由信號而不是時鍾控制的電平敏感的設備
鎖存器通過鎖存信號控制，不鎖存數據時，輸出端的信號隨輸入信號變化，就像信號 通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。
53.latch 與 register 的區別，為什么現在多用 register。行為級描述中 latch 如何產生的
latch 是電平觸發，register 是邊沿觸發， register 在同一時鍾邊沿觸發下 動作，符合同步電路的設計思想，而 latch 則屬於異步電路設計，往往會導致時 序分析困難，不適當的應用 latch 則會大量浪費芯片資源。
54.How many flip-flop circuits are needed to divide by 16 (Intel)
log2(n)
55.實現 N 位 Johnson Counter，N=5
首先給大家解釋下 Johnson Counter，Johnson Counter 即約翰遜計數器，又稱扭環形計數器，是移位寄存器型計數器的一種。
由於環形計數器的電路狀態利用率較低，為了在不改變移位寄存器內部結構的條件下提高環形計數器的電路狀態利用率，只能從改變反饋邏輯電路上想辦法。
事實上任何一種移位寄存器型計數器的結構都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數表達式可寫成：
56.Please draw schematic of a common SRAM cell with 6 transistors，point out which nodes can store data and which node is word line control
57.用你熟悉的設計方式設計一個可預置初值的 7 進制循環計數器，15 進制的呢
這里選擇用十六進制計數器 74LS161 實現，原理很簡單：用 74LS161 實現 N(N<16)進制計數器，只需當計數器從 0000 增加到 N-1 時讓 74LS161 清零即可。 對於 7 進制，當增加到 6(0110)時將計數器清零即可。下面簡單介紹下 74LS161，下圖為 74LS161 的原理圖：
管腳說明： A、B 、C、 D：數據輸入端 QA、 QB、QC 、QD：數據輸出端 RCO：進位輸出端 CLRN：異步清零端，低電平有效 LDN：同步並行置入控制端，低電平有效
ENT、ENP ：計數控制端，高電平有效。
下圖為用 74LS161 設計的可預置初值的 7 進制循環計數器， D3 D2 D1D0 為預置數輸入端。
如果想設計 15 進制，只要在 QD QC QB QA=1110 時將 CLRN 置低即可。
58.阻塞賦值和非阻塞賦值的區別
非阻塞賦值：塊內的賦值語句同時賦值，一般用在時序電路描述中；
阻塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述。
59.磁珠的基礎知識？
磁珠專用於抑制信號線、電源線上的高頻噪聲和尖峰干擾，還具有吸收靜電脈沖的能力。磁珠是
用來吸收超高頻信號，象一些RF電路，PLL，振盪電路，含超高頻存儲器電路（DDRSDRAM，
RAMBUS等）都需要在電源輸入部分加磁珠，而電感是一種蓄能元件，用在LC振盪電路，中低頻的濾
波電路等，其應用頻率范圍很少超過50MHZ。 磁珠有很高的電阻率和磁導率，等效於電阻和電感串
聯，但電阻值和電感值都隨頻率變化。
磁珠（Ferrite bead）的等效電路是一個DCR電阻串聯一個電感並聯一個電容和一個電阻。DCR
是一個恆定值，但后面三個元件都是頻率的函數，也就是說它們的感抗，容抗和阻抗會隨着頻率的變
化而變化，當然它們阻值，感值和容值都非常小。在低頻段時，X感抗主要起作用，起反射噪聲的作
用；在高頻段時，R主要起作用，起吸收噪聲並轉變為熱能的作用。X和R曲線的焦點稱為抗阻特性的
轉折點。在轉折點以下，磁珠表現為感性，反射噪聲；在轉折點以上磁珠表現為電阻性，磁珠吸收噪
聲並轉化為熱能 。
磁珠主要用於EMI差模噪聲抑制，他的直流阻抗很小，在高頻下卻有較高阻抗，一般說的600R是
指100MHZ測試頻率下的阻抗值。選擇磁珠應考慮兩方面：一是電路中噪聲干擾的情況，二是需要通
過的電流大小。要大概了解噪聲的頻率、強度，不同的磁珠的頻率阻抗曲線是不同的，要選在噪聲中
心頻率磁珠阻抗較高的那種。噪聲干擾大的要選阻抗高一點的，但並不是阻抗越高越好，因為阻抗越
高DCR也越高，對有用信號的衰減也越大。但一般也沒有很明確的計算和選擇的標准，主要看實際使
用的效果，120R-600R之間都很常用。然后要看通過電流大小，如果用在電源線部分則要選額定電流
較大的型號，用在信號線部分則一般額定電流要求不高。另外磁珠一般是阻抗越大額定電流越小。
磁珠選型
A頻率特性曲線。頻率與阻抗
B直流電阻。DCR
C額定電流。Ir
60.如何處理信號跨時鍾域？
多時鍾域的設計中，對於信號跨時域的處理這里可以采用乒乓操作的方法來進行。乒乓操作的處理流程為：輸入數據流通過‘輸入數據選擇單元”將數據流等時分配到兩個數據緩沖區，數據緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。
在第1個緩沖周期，將輸入的數據流緩存到“數據緩沖模塊1”；
在第2個緩沖周期，通過“輸入數據選擇單元”的切換，將輸入的數據流緩存到“數據緩沖模塊2”，同時將“數據緩沖模塊1”緩存的第1個周期數據通過“輸入數據選擇單元”的選擇，送到“數據流運算處理模塊”進行運算處理；
在第3個緩沖周期通過“輸入數據選擇單元”的再次切換，將輸入的數據流緩存到“數據緩沖模塊1”，同時將“數據緩沖模塊2”緩存的第2個周期的數據通過“輸入數據選擇單元”切換，送到“數據流運算處理模塊”進行運算處理。如此循環。
乒乓操作的最大特點是通過“輸入數據選擇單元”和“輸出數據選擇單元”按節拍、相互配合的切換，將經過緩沖的數據流沒有停頓地送到“數據流運算處理模塊” 進行運算與處理。把乒乓操作模塊當做一個整體，站在這個模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒有任何停頓，因此非常適合對數據流進行流水線式處理。所以乒乓操作常常應用於流水線式算法，完成數據的無縫緩沖與處理。還可以節約緩沖區空間。
還有一種方法，FIFO一般用於不同時鍾域之間的數據傳輸，比如FIFO的一端時AD數據采集，另一端時計算機的PCI總線，假設其AD采集的速率為16 位 100K SPS，那么每秒的數據量為100K×16bit=1.6Mbps,而PCI總線的速度為率33MHz，總線寬度32bit,其最大傳輸速為 1056Mbps可以采,在兩個不同的時鍾域間就用FIFO來作為數據緩沖。另外對於不同寬度的數據接口也可以用FIFO，例如單片機位8位數據輸出，而 DSP可能是16位數據輸入，在單片機與DSP連接時就可以使用FIFO來達到數據匹配的目的。
不同的時鍾域之間信號通信時需要進行同步處理，這樣可以防止新時鍾域中第一級觸發器的亞穩態信號對下級邏輯造成影響，其中對於單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。
情況比較多，如果簡單回答的話就是：跨時域的信號要經過同步器同步，防止亞穩態傳播。例如：時鍾域1中的一個信號，要送到時鍾域2，那么在這個信號送到時鍾域2之前，要先經過時鍾域2的同步器同步后，才能進入時鍾域2。這個同步器就是兩級d觸發器，其時鍾為時鍾域2的時鍾。這樣做是怕時鍾域1中的這個信號，可能不滿足時鍾域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩態傳播，但不能保證采進來的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當於每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。
如果兩個時鍾域之間傳送大量的數據，可以用異步FIFO來解決問題 。
61.EMI三要素？
電磁干擾源 耦合途徑 敏感設備
62.Recovery check和removal check的概念？怎樣保證不會出現問題？
在同步電路中，輸入數據需要與時鍾滿足setup time和hold time才能進行數據的正常傳輸，防止亞穩態。同樣的道理，對於一個異步復位寄存器來說，同樣異步復位信號同樣需要和時鍾滿足recovery time和removal time 才能有效進行復位操作和復位釋放操作，防止輸出亞穩態。
1、recovery time：恢復時間
撤銷復位時，恢復到非復位狀態的電平必須在時鍾有效沿來臨之前的一段時間到來，才能保證時鍾能有效恢復到非復位狀態，此段時間為recovery time。類似於同步時鍾的setup time。
如圖所示，rst_n為0表示復位，clk上升沿觸發，rst_n從0到1的上升沿與時鍾上升沿必須不小於recovery time才能保證寄存器恢復到正常狀態。
2、removal time ：去除時間
復位時，在時鍾有效沿來臨之后復位信號還需要保持的時間為去除時間removal time(去除時間)。類似同步時鍾hold time
如圖所示，rst_n為0表示復位有效，clk為上升沿觸發，rst_n保持為0經過clk上升沿后仍需要保持一段時間，才能保證寄存器有效復位，防止亞穩態。
63.SDF文件在IC設計中哪個階段使用？文件包含了哪些信息？
(Standard delay format),叫標准延時格式，是IEEE標准，它描述設計中的時序信息，指明了模塊管腳和管腳之間的延遲、時鍾到數據的延遲和內部連接延遲。
64.畫出四分頻電路？（用SR觸發器）
65.畫出assign out=(a[3:0]!=4'b0001)的門電路？
66.分析一下電路功能？
clk 16分頻后輸出A
67.UART I2C SPI
UART:異步，主要用於兩個設備之間，所以需要電平轉換，因為只有TX和RX，所以兩個串口進行通信時，需要先約定一個數據傳輸速率，並且兩個時鍾速率要接近，相差太大會造成數據混亂。
因為沒有時鍾信號，每個數據幀都要插入至少一個起始位和終止位。意味着傳輸8bit數據實際要花費10bit的傳輸時間，從而降低數據傳輸速率。全雙工，（總線，星型，樹形1200m）
I2C:同步 半雙工 總線仲裁機制 發地址和發數據（總線型）速率100kbps-3.4Mbps 地址幀和數據幀，長度為8bit，每個字節后跟隨一個ACK信號，一般上拉電阻為4.7k左右，開始SDA和SCL為高電平，開始信號是將SDA拉低，誰先拉低SDA，誰獲得總線控制權。結束信號SDA置於低電平，SCL拉高並保持高電平，再講SDA拉高。地址幀從MSB開始傳輸，最后1bit 1為讀，0為寫，所以最大能夠掛載127個設備。
SPI:同步 四根線 MISO MOSI SCK CS 通過片選選擇設備 可以選擇相位極性，時鍾極性（環形）
68.放大器輸入失調電壓 input offset voltage?
輸入失調電壓(Input off set Voltage)，簡稱VIO，其定義是為使運算放大器輸出端為0V(或接近0V)所需加於兩輸入端間之補償電壓。理想之運算放大器其VIO為0V，一般約為數毫伏，如μA741C在25℃ 時其VIO最大值為6mV，LM318在25℃ 時其VIO最大值為10mV。VIO造成之原因為運放中差動放大級之VBE－IB特性不一致所致，若是由FET所構成之差動放大器則是因VGS－ID特性不一致所造成，其值可為正值或負值。