在實現內嵌傳輸的過程中，筆者參考VESA的時序，也就是下圖，實現了一個內嵌同步的程序，同步碼放在H Back Porch與H Front Porch的后端與前端，但是在傳輸過程中發現接收端畫面不正常。
但是本人也查不出什么錯誤。但是肯定的是真正的BT1120的時序是沒有問題的，但我的程序確實有問題，只是問題有點隱蔽罷了。
后來經過仔細思考和通過FPGA的邏輯分析儀抓取數據對比發現，在有效區與無效區連接的地方程中同步碼是不一樣的，下面兩幅圖第二幅才是真正的BT1120時序。
本來筆者是不明白不同的組織定義的這些看似相近的時序有什么區別，但現在真正感受到了，為些也付出了很多的調試時間。
