一、IP核端口說明
輸入端口：
1、slowest_sync_clk：連接到系統中最慢的時鍾
2、ext_reset_in：FPGA外部輸入的復位信號
3、aux_reset_in：輔助復位信號，配置如ext_reset_in
4、mb_debug_sys_rst:microblaze核debug的reset輸入信號
5、dcm_locked：PLL的locked信號，如果系統有PLL則連接其locked信號到這個端口，如果無，此端口置1或者懸空。
輸出端口：
1、mb_reset:輸出到microblaze的復位信號
2、Peripherals_aresetn:外設復位信號，低有效
3、Peripherals_areset:外設復位信號，高有效
4、Bus Structure Reset：一些橋接器的復位信號，暫時不理解，很少使用
5、Interconnect_aresetn:內部互聯復位信號
二、IP核連接
三、IP核關鍵參數配置
四、IP核時序說明
、、上圖說明只有一定長度的復位低信號才能觸發IP核
上圖高亮處是否表示在IP輸出復位時，如果此時輸入
再次有效，則又會產生一次復位，不是很理解
上圖說明復位釋放的順序是橋接器、互聯，然后到外設、
然后到CPU(micorblaze)
四、仿真工程
1、工程框圖
2、IP配置
3、仿真結果
五、參考資料
1、PG164-Processor System Reset Module v5.0