時鍾是數字電路中所有信號的參考，特別是在FPGA中，時鍾是時序電路的動力，是血液，是核心。沒有時鍾或者時鍾信號處理不得當，都會影響系統的性能甚至功能，所以在一般情況下，在同一個設計中使用同一個時鍾源，當系統中有多個時鍾時，需要根據不同情況選擇不同的處理方法，將所有的時鍾進行同步處理，下面分幾種情況介紹時鍾的同步處理方法。
第一種情況：
當有多個時鍾在同一個數字電路中，且有一個時鍾(Clk)的速率大於其它時鍾兩倍以上。
這種情況最為簡單，在接口部分就必須要對其他時鍾進行同步化處理，將其處理為與Clk同步的時鍾信號。
這樣處理的好處是：
便於處理電路內部時序；
時鍾間邊界條件只在接口部分電路進行處理。
實質上，時鍾采樣的同步處理方法就是上升沿提取電路，經過上升沿提取輸出信息中，帶有了系統時鍾的信息，所以有利於保障電路的可靠性和可移植性。
第二種情況：
當系統中所有時鍾沒有一個時鍾速率達到其他時鍾頻率的兩倍的情況，也就是系統中多個時鍾速率差不多的情況。
這個時候無法滿足采樣定理，所以在接口部分就必須對其他時鍾和數據通過FIFO或者DPRAM進行隔離，並將其他時鍾信息轉換為和系統時鍾同步的允許信號。比如在高速的數據采集系統當中，AD的采集時鍾往往比較高，大於系統時鍾的一半以上，這時候采用同步化處理無法滿足時序設計。
第三種情況：
系統中多個時鍾之間存在數據互相采樣。
對於這種情況，可使用兩級觸發器級聯采樣數據，避免亞穩態發生。
第四種情況：
多級時鍾網絡處理。
所謂多級時鍾網絡是指時鍾經過超過一級的門電路后連到觸發器的時鍾輸入端。
由於時鍾建立-保持時間的限制，FPGA設計中應盡量避免采用多時鍾網絡，在設計中必須要將時鍾網絡進行簡化，盡量采用使能的方式或者其他簡化的電路結構。
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作者：杭州卿萃科技ALIFPGA
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