1. 設計的工程在Compile Design的時候出現以下的錯誤，百思不得姐
Error (10170): Verilog HDL syntax error at div_5.v(24) near text ã Error (10170): Verilog HDL syntax error at div_5.v(24) near text "ã"; expecting "end" Error (10170): Verilog HDL syntax error at div_5.v(24) near text Error (10170): Verilog HDL syntax error at div_5.v(29) near text ã Error (10170): Verilog HDL syntax error at div_5.v(29) near text "ã"; expecting "end"
2. 看下出現錯誤的地方，完全看不出來有啥問題，后來把代碼的空格和回車換行的地方刪除，重新添加了一下，不報錯了。所以猜測是空格或者回車韓航地方有問題。
3. 使用Quartus自帶的工具，顯示縮格和顯示空格，發現在提示錯誤的地方沒有空格和縮格，估計是因為拷貝的代碼，所以有點問題。
4. 雖然表面看起來是空格和回車換行，但是實際上不是，所以我們手動修改下這些地方，重新編譯即可。