VHDL分頻器的功能仿真（Quartus II 9.1）

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
	
entity fenpin is
	port(
			clk:in std_logic;
			q:out std_logic
			);
	end;
architecture b1 of fenpin is
	signal q1,q2:std_logic;
	signal count:std_logic_vector(7 downto 0);	
	begin					
		process(clk)
			begin
				if (clk'event and clk='1')then 
					if(count ="01100011")then
						count <= (others => '0');
						q1 <= not q1;
					else count<=count+1;
					end if;
				end if;
			end process;
			q <= q1;
	end;

　　代碼類型竟然沒有VHDL。。。

　　上邊的代碼就是一個分頻器，200分頻，時序仿真始終沒結果，換成功能仿真就好了

外部時鍾等等這里就不提了，直接說解決方案

解決方案1：

首先Generate Functional Simulation Netlist,生成功能仿真的網格

然后選擇Simlation Tool

選擇Functional ，然后點擊START

然后就有結果了

 

 

 方法2：

Assignments -- setttings

simulation settings -- functional

processing -- Generate Functional Simulation Netlist 

start simulation

然后就OK了