quarutsii調用modelsim實際是相對比較簡單的。因為不需要選擇要編譯的庫。
調用前的設置：設置調用的工具，也就是下面的Tool name,選擇仿真語言，在這里選擇為Verilog HDL,另外還有時間精度。時間精度是：
注意：測試腳本也要添加到工程中去的
Top level module in test bench指的是測試腳本的名稱。
Test bench name 是隨便取的
Use test bench to perform VHDL timing simulation 前面的框可以不用選上
點擊tools ->Run Simulation Tool -> RTL Simulation也行。
這樣就可以自己調用了。