最近終於有空可以記錄一些之前學習的內容，本博客系列記錄筆者Xilinx ISE學習之旅，當然現在Vivado是學習熱門，一步一步來。搞定
ISE，Vivado上手也會很快。
1.安裝軟件
軟件部分的下載與安裝可自行到Xilinx官網下載http://china.xilinx.com/
2.新建工程文件並編寫源程序
圖1 新建工程
用過Altera的Quartus II，再使用Xilinx的ISE，基本上流程都差不多，在file---new project，如圖1所示，出現如下圖2界面，分別填寫工程名稱，具體路徑和工作目錄，並選擇頂層源文件類型為HDL，輸入完畢后點擊next。
圖2工程名填寫
圖3是工程參數設定，Xilinx的參數設定界面相比於Altera的界面確實要細致很多，如果用戶是使用評估板，那么在Evaluation Development Board中可以對應選擇評估板型號，若是DIY，保持默認。器件選擇根據用戶使用的型號進行選擇，這里筆者選用Spartan 6 XC6SLX9，Xilinx的Spartan 系列和Altera的 Cyclone系列有點類似，屬於經濟實用型，適合DIYer。選擇好對應的封裝和速度等級。仿真工具可以選擇ISE自帶的，也可以選擇Modelsim。點擊next---finish完成工程建立。
圖3 工程參數設定
完成新建工程后，在ISE軟件端可以看到所建立的工程名，以及所選擇的元器件型號。在工程文件中也有了變化，增加了ise_ex1.xise工程文件。
圖4 軟件內容更改
在圖5的工程目錄點擊右鍵，選擇new source，出現圖6所示的界面，設置好源文件名和存放路徑，並選擇verilog進行編程。點擊next，出現端口名，這里不設置，直接點擊next---finish。
圖5 增加源文件
圖6 文件類型和存放路徑
圖7是新建完成的源文件，已經自動加入了模塊名，頭文件信息和編譯時間單位。
圖7 新建的文件內容
圖8是編寫的1s計時范例，並生成flag使能信號，點擊編譯查看代碼是否有誤，如圖9所示。
圖8 程序范例
圖 9 編譯選項
3.分配引腳
編譯完測試程序后，沒出現錯誤后，若要下載到板級進行測試，需要分配引腳，在菜單欄 Tools----PlanAhead-Pre-Synthesise然后進入到圖10界面，這里“Site”一列可以輸入它們對應FPGA的引腳；“I/O Std”一列可以輸入I/O電平標准；對於輸出信號，“Drive Strength”一列還可以設置輸出驅動電流強度。配置完成后記得保存，然后退出即可。
圖10 引腳分配
保存引腳分配文件后，會在工程目錄下新增xxx.ucf文件，此文件為引腳分配文件。雙擊打開ucf文件可以看到圖12中的內容。使用過Quartus II用戶的朋友，在引腳分配時往往都會使用.tcl腳本文件來分配引腳，方便快速。Xilinx也可以采用類似方法，操作如圖13所示。
圖11 文件更改
圖12 ucf文件內容
如圖13新建一個ucf文件，如圖14所示，選擇對應的類型選項，點擊finish即可，會自動打開ucf文件，如圖15所示，文件為空白文件，並在工程下新增了剛才建立的ucf文件，ucf文件內容可以仿照之前利用GUI界面配置生成的ucf文件格式書寫，如圖16所示。
圖13 新建ucf文件
圖14 類型選項
圖15 新建的ucf文件
圖16 ucf文件格式
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