Xilinx FPGA開發環境vivado使用流程

Xilinx FPGA開發環境vivado使用流程

1.啟動vivado 2016.1

 

2.選擇Create New Project

 

3.指定工程名字和工程存放目錄

 

4.選擇RTL Project

5.選擇FPGA設備

6.工程創建完成后

7.開始編寫verilog代碼

    第一步：點擊Add Sources按鈕

 

    第二步：選擇add or create design sources按鈕，即添加設計文件

 

    第三步：選擇create file

 

    文件新建完成后：

    此時可以定義I/O端口，我們選擇自己在程序中編寫。

    第三步：在編輯器中編寫verilog程序

 

8.添加XDC管腳約束文件

    XDC文件里主要是完成管腳的約束，時鍾的約束，以及組的約束

        第一步：新建約束文件

        第二步：創造約束文件

        第三步：編輯管腳約束文件

 

    其中，set_property PACKAGE_PIN “引腳編號” [get_ports “端口名稱”]

             Set_property IOSTANDARD “電壓” [get_ports “端口名稱”]

9.編譯

    第一步：運行Run Synthesis       綜合

    第二步：運行Run Implementation 布局布線

    第三步：運行Generate Bitstream  生成bit文件

10.下載和調試

    運行Hardware Manager。