功能：新建一個verilog工程
平台：win7 64
軟件版本：quartus ii 13.0 64bit
1.到file里點擊new project wizard
2.點擊next到如下界面：
在第一行里選擇填入工程的路徑，第二行填入工程名稱，第三行是工程頂層文件的名稱（軟件默認和工程名稱相同）
3.點擊next，顯示如下界面：
這里主要是添加一些外部的設計文件到工程里，如果沒有，直接選擇下一步
當然，建好工程之后，仍然可以添加外部的設計文件
4.直接點擊next，顯示如下界面：
這里主要是為了選擇器件
因為目前手里有一塊特權的BJEMP208套件，因此選擇MAXII系列里面的EPM240T100C5
5.點擊next,顯示如下界面
這里主要配置一下仿真的設置，因為主要用verilog所以，仿真這邊格式選擇verilog，其他默認即可
6.點擊next,顯示如下界面：
這里是對上述設計的一個總結，查看一下，如果沒問題，直接next，如果發現有問題，可以返回到上面重新修改
7.點擊finish，這樣，一個FPGA的工程就建立好了！
8.接下來就可以在file里面為工程添加設計文件
點擊file里面的new
或者直接點擊工具欄里面的new圖標
顯示如下界面：
點擊設計文件里面的verilog文件，點擊ok
頂層會多出一個新建的.v文件，然后就可以在里面寫自己的代碼了~~~