Verilog學習筆記設計和驗證篇(一)...............總線和流水線


總線

總線是運算部件之間數據流通的公共通道。在硬線邏輯構成的運算電路中只要電路的規模允許可以比較自由的確定總線的位寬,從而大大的提高數據流通的速度。各個運算部件和數據寄存器組可以通過帶有控制端的三態門與總線連接。 通過控制端來控制在某一時間段內,總線歸那幾個部件使用(任何時間段只能有一個部件發送,但是可以有一個或多個接受)。為了使得總線連接能夠與其他模塊相配合,必須進行嚴格的時序控制。

流水線

流水線(pipe-line)的設計方法常用於高性能的、需要進行大規模運算的系統中。所謂流水線設計實際上是把規模較大、層次較多的組合邏輯電路分成幾個級,在每一級插入寄存器並存儲中間數據。K級流水線就是從組合邏輯的輸入到輸出恰好有K個寄存器組。上一級的輸出是下一級的輸入。

采用流水線技術可以在相同的半導體工藝的前提下通過電路結構的改進幅度地提高重復多次使用的復雜組合邏輯(通常是通過加入寄存器)。如果某個組合邏輯設計的處理流程可以分為若干個步驟,而且整個數據處理過程是單向的即沒有反饋或者迭代運算,前一個步驟的輸出是下一個步驟的輸入,則可以考慮采用流水線設計方法提高系統的數據處理頻率即吞吐量。在組合邏輯中,為了保證組合邏輯輸出的正確性,輸入信號的保持時間必須大於整個組合電路的延時。因此數據的處理速度和吞吐量受到限制。采用流水線的方法,雖然第一次輸出有較長的時間延遲(首次延遲),但是在若干個周期后,每個時鍾周期都可以輸出一次,數據處理頻率和吞吐量都有大量提升。(P149)

首次延遲(latency):將(輸入到輸出)最長的路徑進行初始化所需要的時間總量。(一般大於組合邏輯電路的總延遲時間)

吞吐延遲:指執行一次重復操作所需時間量。(一般用組合邏輯的延遲除以吞吐延遲就是流水線結構相對於組合邏輯結構的性能提升程度)


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