4.1 全編程SOC（All Programmable SoC） 7
5.1如圖所示為ZYNQ-7000CLG400 IOBANK 的分別情況 21
一、整體概述
此板卡是由南京米聯電子設計團隊設計的一款高性能SOC開發板。采用了美國XILINX公司開發的XC7Z020CLG484作為CPU，硬件設計方案參考了安富利公司的Zedboard，最大程度實現了軟件和硬件的兼。同時本開發板的特色是采用了MiCore+Functional Board 的設計思路。核心板處理器和功能模塊的分離，是學習、科研、項目開發、DEMO方案首選硬件。
二、應用領域及人群
n 機器視覺、機器人；
n 伺服系統、運動控制；
n 視頻采集、視頻輸出、消費電子；
n MiniPC 運行於LIUNX；
n SOC感興趣的愛好者；
n 電子信息工程、自動化、通信工程等電子類相關專業的大專生、本科生及其研究生入門學習；
n 項目研發前期驗
三、硬件配置
· Xilinx® XC7Z010/7010-1CLG400 Zynq-7000 AP SoC
o Primary configuration = QSPI Flash
o Auxiliary configuration options
§ Cascaded JTAG
§ TF Card
· 內存
o 1024 MB DDR3 (128M x 32)
o 128Mb QSPI Flash
·接口
o USB-JTAG Programming
§ Accesses PL JTAG
§ PS JTAG pins connected through PS Pmod
o 10/100/1G Ethernet
o USB OTG 2.0
o TF Card
o USB 2.0 FS USB-UART bridge
o 36GPIO(PL)
o PMOM(PL)X2
o PMOM(PS)X1
o Two Reset Buttons (1 PS, 1 PL)
o Four Buttons (2 PL 2S)
o Nine User LEDs (1 PS, 4 PL)
o DONE LED (PL)
· 板載晶振
o 50 MHz (PS)
· 顯示/音頻
o HDMI In/out（PL）
o Audio Line-in, Line-out, microphone
· 電源
o On/Off Switch
o 5V @ 5A AC/DC regulator
MiZ701硬件資源
BANK資源分配
4.1 全編程SOC（All Programmable SoC）
MiZ701核心板搭載了一顆XILINX 可全編程SOC芯片-Zynq XC7Z010-1CLG400/ XC7Z020-1CLG400。
Zynq XC7Z010-1CLG400/ XC7Z020-1CLG400集成了ARM A9雙核的CPU 和28K/85K可編程邏輯單元，實現了硬件編程和軟件編程同時具備的超級功能。
4.2 內存（Memory）
4.2.1 DDR3
Zynq的PS內存接口，包括了一個動態內存控制器（DDR控制器）接口和靜態內存接口。
MiZ701核心板搭載了2片鎂光（Micron）的MT41K256M16RE-125 M DDR3內存。單 片內存的大小是512MB 數據接口是16bit。兩片內存一起組了32bit的數據接口，內存大小 1024MB.MiZ701開發板采用了高速布線，DDR3內存接口頻率速度達到533MHZ(1066MHZ)。
MiZ701的DDR3采用了1.5V電壓標准，並且具備終端補償電阻。PCB布線的 時候終端補償電阻盡量靠近了DDR3內存，確保了最高速度可以達到 533MHZ(1066MHZ)
表4-2-1 MiZ701 DDR3引腳分配
| Signal Name |
Description |
Zynq pin |
DDR3 pin |
| DDR_CK_P |
Differential clock output |
L2 |
J7 |
| DDR_CK_N |
Differential clock output |
M2 |
K7 |
| DDR_CKE |
Clock enable |
N3 |
K9 |
| DDR_CS_B |
Chip select |
N1 |
L2 |
| DDR_RAS_B |
RAS row address select |
P4 |
J3 |
| DDR_CAS_B |
RAS column address select |
P5 |
K3 |
| DDR_WE_B |
Write enable |
M5 |
L3 |
| DDR_BA[2:0] |
Bank address |
PS_DDR_BA[2:0] |
BA[2:0] |
| DDR_A[14:0] |
Address |
PS_DDR_A[14:0] |
A[14:0] |
| DDR_ODT |
Output dynamic termination |
N5 |
K1 |
| DDR_RESET_B |
Reset |
B4 |
T2 |
| DDR_DQ[31:0] |
I/O Data |
PS_DDR_[31:0] |
DDR3_DQ pins |
| DDR_DM[3:0] |
Data mask |
PS_DDR_DM[3:0] |
LDM/UDM x2 |
| DDR_DQS_P[3:0] |
I/O Differential data strobe |
PS_DDR_DQS_P[3:0] |
UDQS/LDQS |
| DDR_DQS_N[3:0] |
I/O Differential data strobe |
PS_DDR_DQS_N[3:0] |
UDQS#/LDQS# |
| DDR_VRP |
I/O Used to calibrate input termination |
G5 |
N/A |
| DDR_VRN |
I/O Used to calibrate input termination |
H5 |
N/A |
| DDR_VREF[1:0] |
I/O Reference voltage |
H6, P6 |
H1 |
MiZ701開發板DDR3內存部分數據接口采用了16X2組層了32bit數據總線，布線方式采用了FLY方式。XILINX的開發工具提供了優化PCB延遲時序的功能，XILINX的軟件可以通過長度自動計算需要的延遲時間。計算方法：http://www.xilinx.com/support/answers/46778.html
表4-2-2 MiZ701的PCB延遲參數計算
| Pin Group |
Length (mm) |
Length (mils) |
Package Length (mils) |
Total Length (mils) |
Propagation Delay (ps/inch) |
Total Delay (ns) |
DQS to CLK Delay (ns) |
Board Delay (ns) |
| CLK0 |
55.77 |
2195.9 |
470 |
2665.9 |
160 |
0.427 |
||
| CLK1 |
55.77 |
2195.9 |
470 |
2665.9 |
160 |
0.427 |
||
| CLK2 |
41.43 |
1631.1 |
470 |
2101.1 |
160 |
0.336 |
||
| CLK3 |
41.43 |
1631.1 |
470 |
2101.1 |
160 |
0.336 |
||
| DQS0 |
51.00 |
2008.0 |
504 |
2512.0 |
160 |
0.402 |
0.025 |
|
| DQS1 |
50.77 |
1998.8 |
495 |
2493.8 |
160 |
0.399 |
0.028 |
|
| DQS2 |
41.59 |
1637.6 |
520 |
2157.6 |
160 |
0.345 |
-0.009 |
|
| DQS3 |
41.90 |
1649.4 |
835 |
2484.4 |
160 |
0.398 |
-0.061 |
|
| DQ[7:0] |
50.63 |
1993.3 |
465 |
2458.3 |
160 |
0.393 |
0.410 |
|
| DQ[15:8] |
50.71 |
1996.4 |
480 |
2476.4 |
160 |
0.396 |
0.411 |
|
| DQ[23:16] |
40.89 |
1609.9 |
550 |
2159.9 |
160 |
0.346 |
0.341 |
|
| DQ[31:24] |
40.58 |
1597.8 |
780 |
2377.8 |
160 |
0.380 |
0.358 |
如上表所示，DQS 到CLK 必須設置正確的延時時間。
4.2.2 PROM SPI FALSH
MiZ701開發板有一個4bit SPI FLASH,型號是W25Q128FV可以用來保存數據，還有代碼。FLASH可以用來初始化PS和PL 部分的子系統。
W25Q128FV主要技術參數
· 128Mbit
· x1, x2, and x4 支持
· 最高時鍾 104 MHz, MiZ701 rates @ 100 MHz 4bit模式下可以達到 400Mbs
· 工作於 3.3V
為了正確使用Z SPI FLASH 工作於 4bit 模式，MIO[1:0,8]需要被正確設置。MIO[8]需要通過一個20K的上電阻上拉到3.3V,讓4bit FLASH 可以工作於反饋模式。Zynq只支持24bit的尋址空間， 256Mb是通過內部bank的切換實現全部訪問。目前IMPACT 還不支持S25FL256S。
表4-2-3 MiZ701 SPI FLASH 的管腳定義
| Signal Name |
Description |
Zynq Pin |
MIO |
QSPI Pin |
| DQ0 |
Data0 |
B8 (MIO Bank 0/500) |
1:6 |
5 |
| DQ1 |
Data1 |
D6 (MIO Bank 0/500) |
2 |
|
| DQ2 |
Data2 |
B7 (MIO Bank 0/500) |
3 |
|
| DQ3 |
Data3 |
A6 (MIO Bank 0/500) |
7 |
|
| SCK |
Serial Data Clock |
D5 (MIO Bank 0/500) |
6 |
|
| CS |
Chip Select |
A7(MIO Bank 0/500) |
1 |
|
| FB Clock |
QSPI Feedback |
D5 (MIO Bank 0/500) |
8 |
N/C |
4.2.3 TF 卡
MiZ701 PS 部分連接了TF卡，支持SDIO模式。TF卡可以用來保存數據和程序，比如LIUNX操作系統。PS部分相關的引腳是 MIO[40-47],其中包含了TF卡檢測信號，和TF卡由於沒有寫保護功能，因此寫保護不起作用。
由於TF卡工作在3.3V 而MiZ701工作於1.8V 因此使用了TXS02612 作為電平橋接芯片。
Zynq只支持主機模式，為了能夠從TF卡啟動需要設置MIO[2:6].並且設置JE7接到GND.
TF卡原理圖
表4-2-4 MiZ701 TF卡管腳定義
| Signal Name |
Description |
Zynq Pin |
MIO |
Level Shift Pin |
TF Card Pin |
| CLK |
Clock |
d14 (MIO Bank 1/501) |
40 |
Pass-Thru |
5 |
| CMD |
Command |
C17 ((MIO Bank 1/501) |
41 |
Pass-Thru |
2 |
| Data[3:0] |
Data |
MIO Bank 1/501 D0: E12 D1: A9 D2: F13 D3: B15 |
42:45 |
Pass-Thru |
Data Pins 7 8 9 1 |
| CD |
Card Detect |
B14 (MIO Bank 1/501) |
47 |
Pass-Thru |
CD |
| WP(Not Used) |
Write Protect |
((MIO Bank 1/501) |
46 |
Pass-Thru |
WP |
4.3 USB
MiZ701 USB OTG 采用了IT 的TUSB1210 芯片，在HOST和OTG模式模式下
需要短接JP8 以提供5V電源給設備。
表4-3-1USB OTG 管腳定義
| Signal Name |
Description |
Zynq Pin |
MIO |
TUSB1210 Pin |
USB Conn Pin |
| OTG_Data[8:0] |
USB Data lines |
MIO Bank 1/501 |
28:39 |
Data[7:0] |
N/C |
| OTG_CLOCK |
USB Clock |
MIO Bank 1/501 |
26 |
N/C |
|
| OTG_DIR |
ULPI DIR output signal |
MIO Bank 1/501 |
31 |
N/C |
|
| OTG_STP |
ULPI STP input signal |
MIO Bank 1/501 |
29 |
N/C |
|
| OTG_NXT |
ULPI NXT output signal |
MIO Bank 1/501 |
2 |
N/C |
|
| OTG_CS · |
USB Chip Select |
11 |
N/C |
||
| DP |
DP pin of USB Connector |
N/C |
18 |
2 |
|
| DM |
DM pin of USB Connector |
N/C |
19 |
3 |
|
| ID |
Identification pin of the USB connector |
N/C |
23 |
4 |
|
| OTG_RESET_B |
Reset |
MIO Bank 1/501 |
27 |
N/C |
|
| OTG_VBUS_OC |
VBus Output Control |
Bank 34 |
L16 |
TPS2051 |
4.3.2 MiZ701 USB TO UART
USB TO UART采用了PL2303HXD此芯片支持1.8V-3.3V的IO電平。這樣在電腦上可以虛擬出一個RS232使用起來非常方便。
表4-3-2 MiZ701 USB TO UART 管腳定義
| unction in Zynq |
Zynq Pin |
MIO |
Schematic Net Name |
PL2303HXD |
UART Function in CY7C64225 |
| TX, data out |
C12 (MIO Bank 1/501) |
48:49 |
USB_1_RXD |
5 |
RXD, data in |
| RX, data in |
B12 (MIO Bank 1/501) |
USB_1_TXD |
1 |
TXD, data out |
USB TO UART傳輸接口圖
4.3.3 USB ESD 保護
USB D+/D-采用了一片TE SESD0402Q2UG-0020-090 進行ESD保護。
4.3.4 JTAG接口
MiZ701的JTAG接口采用了10PIN 2.0間距的接插接口，請使用配套的接口線下載調試程序，以免損壞SOC芯片。
4.4 顯示
HDMI部分采用了PL部分的FPGA資源實現HDMI編解碼，可以實現雙向傳輸 。
HDMI 接口連接到了MiZ701的Bank 35，MiZ701沒有使用音頻輸出功能, 信號采用TMDS IO標准。
表4-4-1 MiZ701 HDMI 接口管腳定義
| Signal Name |
Description |
Zynq pin |
BANK |
| HDMI_HDP |
Hot Plug Detect signal input |
E13 |
BANK:34(3V3) |
| HDMI_CEC |
E19 |
||
| HDMI_SCL |
I2C Interface. Supports CMOS logic levels from 1.8V to 3.3V |
G17 |
|
| HD_SDA |
G18 |
||
| HD_CLKN |
HDMI clock |
H17 |
|
| HD_CLKP |
H16 |
||
| HDMI_D0_N |
HDMI DATA |
D20 |
|
| HDMI_D0_P |
D19 |
||
| HDMI_D1_N |
B20 |
||
| HDMI_D1_P |
G20 |
||
| HDMI_D2_N |
A20 |
||
| HDMI_D2_P |
B19 |
4.4.2 音頻
音頻解碼采用了解碼芯片SSM2603CPZ 實現了數字信號變為音頻信號，和音頻信號變為數字信號。
表4-4-3 MiZ701音頻解碼部分管腳分配
| Signal Name |
Description |
Zynq pin |
Direction |
| AC-MCLK |
Master Clock |
T19 |
Output |
| AC-BCLK |
I2S (Serial Clock) |
K18 |
Output |
| AC-PBDAT |
I2S (Playback Data) |
M17 |
Output |
| AC-PBLRC |
I2S (Playback Channel Clock) |
L17 |
Output |
| AC-RECDAT |
I2S (Record Data) |
K17 |
Input |
| AC-RECLRC |
I2S (Record Channel Clock) |
M18 |
Output |
| AC-MUTEN |
Digital Enable (Active Low) |
P18 |
Output |
| AC-SDA |
I2C (Data) |
N17 |
Input/Output |
| AC-SCK |
I2C (Clock) |
N18 |
Output |
4.5 系統時鍾
MiZ701 核心板上具備一顆50MHZ的時鍾輸入到PS和以太網芯片的晶振，以太網的晶振再輸出125MHZ的時鍾給ZYNQ的以太網部分。 MIZ701的系統時鍾可以設置到650MHZ DDR的核心時鍾設置到525MHZ(1050MHZ)。
4.6系統復位資源
4.6.1 上電復位(PS_POR_B)
Zynq PS部分支持上電復位，此復位會復位整個芯片，此復位信號接到外部電源管理。
4.6.2 PL復位（PROG_B ）
這部分是FPGA部分的邏輯資源復位，此管腳接到MiZ701核心板上SW1腳
4.6.3處理器子復位
此復位信號可以手動復位系統，包括PL部分。此管腳寄到MiZ701核心板上SW2腳
4.7用戶IO
4.7.1 按鈕輸入
MiZ701底板具備4個按鈕輸入，其中2個在PS部分，2個在PL部分，默認上拉，當按鈕按下時候接到GND。
表4-7-1 MiZ701按鈕輸入管腳定義
| Signal Name |
Subsection |
Zynq pin |
| BTN0 |
PL |
R18 |
| BTN1 |
PL |
T17 |
| SW0 |
PS |
MIO50 |
| SW1 |
PS |
MIO51 |
4.7.2 LEDS
MiZ701底板具備7個LED輸出
表4-7-2 MiZ701 LED 輸出
| Signal Name |
Subsection |
Zynq pin |
| LDA0 |
PL |
F7 |
| LDA1 |
PL |
J15 |
| LDA2 |
PL |
G14 |
| LDA3 |
PL |
D18 |
| LDB0 |
PL |
M14 |
| LDB1 |
PL |
M15 |
| LD9 |
PS |
MIO7 |
4.7.3 10/100/1000 M以太網
MiZ701采用的PHY型號為RTL8211E-VL,網口自帶網絡變壓
MiZ701 PHY部分硬件接口
| Signal Name |
Description |
MIO |
| RX_CLK |
Receive Clock |
16:27 |
| RX_CTRL |
Receive Control |
|
| RXD[3:0] |
Receive Data |
|
| TX_CLK |
Transmit Clock |
|
| TX_CTRL |
Transmit Control |
|
| TXD[3:0] |
Transmit Data |
|
| MDIO |
Management Data |
52:53 |
| MDC |
Management Clock |
表4-7-3 MiZ701 PHY 管腳定義
4.8 外擴IO
4.8.1 PMOD
一共有3組PMOD 分別為PS部分IO、PL部分高速IO、PL部分差分ADC。
| JF1 |
|
| PMOD PIN |
ZYNQ PIN |
| 1 |
MIO0 |
| 2 |
MIO10 |
| 3 |
MIO12 |
| 4 |
MIO14 |
| 7 |
MIO15 |
| 8 |
MIO13 |
| 9 |
MIO11 |
| 10 |
MIO9 |
| JE1 |
|
| PMOD PIN |
ZYNQ PIN |
| 1 |
F20 |
| 2 |
G20 |
| 3 |
H18 |
| 4 |
H20 |
| 7 |
F19 |
| 8 |
G19 |
| 9 |
J18 |
| 10 |
J20 |
| JA1 |
|
| PMOD PIN |
ZYNQ PIN |
| 1 |
K16 |
| 2 |
L14 |
| 3 |
K14 |
| 4 |
N15 |
| 7 |
N16 |
| 8 |
J14 |
| 9 |
L15 |
| 10 |
J16 |
4.8.2 40PIN HEADER
40PIN HEADER 具備36個GPIO
表4-8-1 MiZ701 40PIN HEADER 管腳分配
| PIN Name |
Subsection |
Zynq pin |
| PIN1 |
PL |
5V |
| PIN2 |
PL |
GND |
| PIN3 |
PL |
T11 |
| PIN4 |
PL |
T10 |
| PIN5 |
PL |
T12 |
| PIN6 |
PL |
U12 |
| PIN7 |
PL |
V12 |
| PIN8 |
PL |
W13 |
| PIN9 |
PL |
U18 |
| PIN10 |
PL |
U19 |
| PIN11 |
PL |
T14 |
| PIN12 |
PL |
T15 |
| PIN13 |
PL |
W14 |
| PIN14 |
PL |
Y14 |
| PIN15 |
PL |
V15 |
| PIN16 |
PL |
W15 |
| PIN17 |
PL |
Y16 |
| PIN18 |
PL |
Y17 |
| PIN19 |
PL |
U14 |
| PIN20 |
PL |
U15 |
| PIN21 |
PL |
V16 |
| PIN22 |
PL |
W16 |
| PIN23 |
PL |
Y18 |
| PIN24 |
PL |
Y19 |
| PIN25 |
PL |
P14 |
| PIN26 |
PL |
R14 |
| PIN27 |
PL |
P15 |
| PIN28 |
PL |
P16 |
| PIN29 |
PL |
R16 |
| PIN30 |
PL |
R17 |
| PIN31 |
PL |
T16 |
| PIN32 |
PL |
U17 |
| PIN33 |
PL |
V17 |
| PIN34 |
PL |
V18 |
| PIN35 |
PL |
W18 |
| PIN36 |
PL |
W19 |
| PIN37 |
PL |
V20 |
| PIN38 |
PL |
W20 |
| PIN39 |
PL |
GND |
| PIN40 |
PL |
GND |
4.8.3 20PIN HEADER
20PIN HEADER 具備14個GPIO
表4-8-2 MiZ701 20PIN HEADER 管腳分配
| PIN Name |
Subsection |
Zynq pin |
| PIN1 |
PL |
3V3 |
| PIN2 |
PL |
GND |
| PIN3 |
PL |
L20 |
| PIN4 |
PL |
M20 |
| PIN5 |
PL |
J19 |
| PIN6 |
PL |
K19 |
| PIN7 |
PL |
N20 |
| PIN8 |
PL |
P20 |
| PIN9 |
PL |
L19 |
| PIN10 |
PL |
M19 |
| PIN11 |
PL |
H15 |
| PIN12 |
PL |
G15 |
| PIN13 |
PL |
U20 |
| PIN14 |
PL |
P19 |
| PIN15 |
PL |
T20 |
| PIN16 |
PL |
R19 |
| PIN17 |
GND |
|
| PIN18 |
NC |
|
| PIN19 |
PL |
NC |
4.9 配置
Zynq 支持多種boot 方式，當上電后，zynq 會根據模式管腳的設定選用boot的方式。Zynq支持的boot方式有：NOR, NAND, Quad-SPI, SD Card or JTAG 。默認方式是從SD卡啟動。
MIO[8:2] 是模式管腳1其功能如下
· MIO[2]/Boot_Mode[3]設置JTAG模式
· MIO[5:3]/Boot_Mode[2:0] 選擇Boot模式
· MIO[6]/Boot_Mode[4] 使能內部PLL
· MIO[8:7]/Vmode[1:0] 用於配置
MiZ701模式選擇通過撥碼開關來實現，當撥碼開關ON狀態接通到GND 否則接通到3V3.
MiZ701通過撥碼開關設置MIO的電平狀態
表4-9-1 MiZ701 模式位
這里有個疑問，眾所周知zynq具有多種啟動方式：NOR, NAND, Quad-SPI, SD Card 以及JTAG 。zynq如何判斷到底從哪里啟動呢？事實上，當上電后，zynq 會根據模式管腳的設定選用boot的方式。而這個管腳的設定是通過MiZ701按鍵旁的撥碼開。
SD卡啟動模式選擇撥碼開關1-2-5-6 為ON 接到GND 3-4 為OFF 上拉到VCC
QSPI FLASH啟動模式選擇撥碼開關1-2-3-5-6為ON 接到GND 4 為OFF 上拉到VCC
MiZ701模式選擇通過撥碼開關來實現，當撥碼開關ON狀態接通到GND 否則接通到3V3.
MiZ701通過撥碼開關設置MIO的電平狀態
我們的開發板MiZ701默認撥碼的順序，就是默認的SD卡啟動，具體參看模式位應該如何選擇：
· MIO[2]/Boot_Mode[3]設置JTAG模式
· MIO[5:3]/Boot_Mode[2:0] 選擇Boot模式
· MIO[6]/Boot_Mode[4] 使能內部PLL
· MIO[8:7]/Vmode[1:0] 用於配置
PUDC_B 管腳控制內部IO是上拉還是下拉，當配置成功后，核心板LD4、底板LD9會被點亮。
MiZ701的JTAG接口采用了10PIN 2.0間距的接插接口，請使用配套的接口線下載調試程序，以免損壞SOC芯片。
4.10 電源管理
輸入電壓5V 輸出3.3V 1.8V 1.5V 1.0V 0.75V。電源方案采用了TPS62130，此芯片外圍簡單，轉換效率高，電流可以達到3A。MAX1510ETB是專用的DDR電源管理芯片。
TPS62130電源管理方案
TPS62130電源管理方案圖
MAX1510 DDR專用管理芯片方案圖
五、 ZYNQ-7Z020 BANK分布
5.1如圖所示為ZYNQ-7000CLG400 IOBANK 的分別情況
| 版本日期 |
版本號 |
修改原因 |
| 1.0 |
初始版本 |
|
六、 聯系方式
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