system verilog中的跳轉操作

在verilog中，使用disable聲明來從執行流程中的某一點跳轉到另一點。特別地，disable聲明使執行流程跳轉到標注名字的聲明組末尾，或者一個任務的末尾。

verilog中的disable命令用法有很多，下面是一個簡單的例子，解釋了disable的作用范圍：

// find first bit set within a range of bits
always @* begin
    begin: loop
        integer i;
        first_bit = 0;
        for (i=0; i<=63; i=i+1) begin: pass
            if (i < start_range)
              disable pass; // continue loop
            if (i > end_range)
              disable loop; // break out of loop
            if ( data[i] ) begin
                first_bit = i;
                disable loop; // break out of loop
            end
        end // end of one pass of loop
    end // end of the loop
    // process data based on first bit set
    ...
end

在begin塊和for循環塊中加入名字，然后在disable聲明中使用，就可以明確指定跳出的位置。

 

disable聲明同樣可以用於在task中所有聲明執行完之前提前跳出task：

task add_up_to_max (input [ 5:0] max,
                    output [63:0] result);
    integer                       i;
    begin
        result = 1;
        if (max == 0)
          disable add_up_to_max; // exit task
        for (i=1; i<=63; i=i+1) begin
            result = result + result;
            if (i == max)
              disable add_up_to_max; // exit task
        end
    end
endtask // add_up_to_max

disable聲明同樣可以用來從外部關閉一個並行的進程或者task。不過外部的disable不可綜合。

 

system verilog增加了類似C語言的跳轉聲明：break，continue和return。這些跳轉聲明可以使代碼更加intuitive和concise。system verilog不包含C語言中的goto語句。
verilog的disable聲明和這些新的跳轉聲明的一個重要區別是：disable聲明適用於所有現行的task或者block的invocation，然而break，continue和return只適用於當前的執行流程。

continue聲明

類C語言的continue聲明跳轉到循環的末尾並執行循環的控制。使用continue聲明時，不需要對代碼添加命名的begin...end塊，而這在使用disable聲明時是必要的。

logic [15:0] array [0:255];
always_comb begin
    for (int i = 0; i <= 255; i++) begin : loop
        if (array[i] == 0)
          continue; // skip empty elements
        transform_function(array[i]);
    end // end of loop
end

break聲明

類C語言的break聲明立即結束循環操作。循環不會重新執行，除非執行流程重新到達循環的起點。break的例子如下：

// find first bit set within a range of bits
always_comb begin
    first_bit = 0;
    for (int i=0; i<=63; i=i+1) begin
        if (i < start_range) continue;
        if (i > end_range) break; // exit loop
        if ( data[i] ) begin
            first_bit = i;
            break; // exit loop
        end
    end // end of the loop
    ... // process data based on first bit set
end   

system verilog中的break聲明與C語言中的break語句用法相同。C語音也會使用break語句從switch語句中退出。而system verilog不會使用break聲明從case語句中離開，因為verilog中case聲明會在某個分支執行后自動退出，不需要break語句。

return聲明

system verilog增加了類C語言的return聲明，用於從一個非void函數中返回數值或者從一個void函數或任務返回。return聲明可以在任務或函數執行流程的任意一點執行。當return聲明執行后，任務或者函數立即退出而不需要執行到任務或者函數的末尾。

task add_up_to_max (input [ 5:0] max,
                    output [63:0] result);
    result = 1;
    if (max == 0) return; // exit task
    for (int i=1; i<=63; i=i+1) begin
        result = result + result;
        if (i == max) return; // exit task
    end
endtask

return聲明可以用來從任務或函數提前退出。verilog中disable聲明只能從任務中提前退出，而不能用在函數中。

function automatic int log2 (input int n);
    if (n <=1) return 1; // exit function early
    log2 = 0;
    while (n > 1) begin
        n = n/2;
        log2++;
    end
    return log2;
endfunction // log2

注意在任務或者void函數中，return關鍵字后不能跟隨表達式；而在非void函數中，return關鍵字后必須跟隨表達式。

 

綜合規則
break，continue和return跳轉聲明是可綜合的結構。綜合結果與verilog中使用disable實現同樣功能時綜合結構相同。