http://www.alteraforum.com.cn/showtopic-355-1.aspx
駿龍科技_技術資料匯總52：關於Altera LVDS 經驗分享
作者：上海駿龍 毛老師
相信大家在幫助客戶調試altea lvds接口的時候，都遇到過不少問題。
下面兩個應該是最常見的：
（一）字節對齊
字節對齊是我遇到的最多的，收到的數據並不是錯了，只是起始bit的位置變了。
使用bitslip，比特滑動控制，可以解決這個問題，但有更為簡單的方法：
只要隨路時鍾與數率的比值（W），與串化因子（J）相同，並且隨路時鍾和數據是邊沿對齊，那么接收側字的邊界是確定的。
如：
數率：800Mbps
位寬：8bit（J=8）
隨路時鍾：100MHz
那么，收到的數據，字節邊界固定不便，至於具體邊界位置，可以通過仿真或者實測獲得。
（二）DPA使用后，電路工作不正常
DPA電路使用時，如果遇到異常狀況無法解決，試着添加下面Altera推薦的復位流程：
1. Ensure the receive clock is stable
2. Reset PLL and release it (PLL_ARESET)
3. Wait until the PLL is locked
4. Begin sending the training pattern
5. Reset DPA and release it (RX_RESET)
6. Wait until DPA is locked (RX_DPA_LOCKED)
7. Reset DPA FIFO and release it (RX_FIFO_RESET)
8. Align LVDS channel data to establish word boundaries (use RX_CHANNEL_DATA_ALIGN)
9. Start normal operation
如果鎖相環失鎖，重復上面流程；如果檢測到接收數據出錯，重復第5步開始的復位流程。
（三）LVDS的差分管腳和單端信號需要相隔一定數量的PAD，這個在設計原理圖分配管腳的時候一定要注意，
另外有些器件系列的行IO會有OCT，列IO就沒有。
<后記>--上海駿龍的毛老師:
一. 字節對齊,我來介紹一個在客戶那的成功案例.
通過檢測訓練序列,調整RX_CHANNEL_DATA_ALIGN端口.作了一個簡單參考設計給客戶,多通道對齊也可以實現.
二.一塊板上兩片FPGA,一片LVDS發,一片LVDS收,有時會有上電后,第二片FPGALVDS不正常,復位也不能正常工作.只有重新加載第二片FPGALVDS才能正常工作.
解決方法:控制兩片FPGA的加載時序,第一片FPGA先於第二片加載成功。
相信大家在幫助客戶調試altea lvds接口的時候，都遇到過不少問題。
下面兩個應該是最常見的：
（一）字節對齊
字節對齊是我遇到的最多的，收到的數據並不是錯了，只是起始bit的位置變了。
使用bitslip，比特滑動控制，可以解決這個問題，但有更為簡單的方法：
只要隨路時鍾與數率的比值（W），與串化因子（J）相同，並且隨路時鍾和數據是邊沿對齊，那么接收側字的邊界是確定的。
如：
數率：800Mbps
位寬：8bit（J=8）
隨路時鍾：100MHz
那么，收到的數據，字節邊界固定不便，至於具體邊界位置，可以通過仿真或者實測獲得。
（二）DPA使用后，電路工作不正常
DPA電路使用時，如果遇到異常狀況無法解決，試着添加下面Altera推薦的復位流程：
1. Ensure the receive clock is stable
2. Reset PLL and release it (PLL_ARESET)
3. Wait until the PLL is locked
4. Begin sending the training pattern
5. Reset DPA and release it (RX_RESET)
6. Wait until DPA is locked (RX_DPA_LOCKED)
7. Reset DPA FIFO and release it (RX_FIFO_RESET)
8. Align LVDS channel data to establish word boundaries (use RX_CHANNEL_DATA_ALIGN)
9. Start normal operation
如果鎖相環失鎖，重復上面流程；如果檢測到接收數據出錯，重復第5步開始的復位流程。
（三）LVDS的差分管腳和單端信號需要相隔一定數量的PAD，這個在設計原理圖分配管腳的時候一定要注意，
另外有些器件系列的行IO會有OCT，列IO就沒有。
<后記>--上海駿龍的毛老師:
一. 字節對齊,我來介紹一個在客戶那的成功案例.
通過檢測訓練序列,調整RX_CHANNEL_DATA_ALIGN端口.作了一個簡單參考設計給客戶,多通道對齊也可以實現.
二.一塊板上兩片FPGA,一片LVDS發,一片LVDS收,有時會有上電后,第二片FPGALVDS不正常,復位也不能正常工作.只有重新加載第二片FPGALVDS才能正常工作.
解決方法:控制兩片FPGA的加載時序,第一片FPGA先於第二片加載成功。