Quartus 軟件的使用之PLL的使用

練習使用Altera FPGA 內的 PLL IP核：

 思路：將clk_50M倍頻到clk_100M，然后觀察100M時鍾。

1、生成PLL的核例化文件，然后調用。

 

點擊NEXT之后，等一會會跳出如下界面：

單擊Finish 就完成了設置。

添加文件到該工程。有對話框就點Yes.

   完成之后，可以看到下圖：

然后：

打開PLL文件，看起端口。

。新建verilog 文件，輸入程序：

程序代碼：

//  測試使用PLL，以及內部邏輯分析儀
 module mypll(
              clk,
                  rst_n,
                 
                  test,
                  led,
                  clk_100m
                    );
 
 input     clk;
 input     rst_n;
 
 output    led;
 output    clk_100m;
 output    test;
 //-----------------------
 /* 例化PLL IP 核 */
   MYPpll MYPpll_1(
                    .areset(!rst_n),
                    .inclk0(clk),
                    .c0(clk_100m),
                    .locked()
                    );
 reg      led;
 always @(posedge clk or negedge rst_n)
 // always @(posedge clk_100m or negedge rst_n)   /* 用此句。led = 50M，用上句，led = 25M*/
  begin
    if(!rst_n)
       begin
        led <= 0;
       end
    else 
       led <= ~led;
   end 
 
//------------------
assign test = clk;  
 endmodule 

 

實驗結果用LED看不到效果，用示波器測量，led 和 clk_100m時鍾正常。