FIFO數據緩存器：
FIFO (First Input First Output) 一種先進先出的數據緩存器，先進入的數據先從FIFO緩存器中讀出，與RAM相比沒有外部讀寫地址線,使用比較簡單，但只能順序寫入數據，順序的讀出數據，不能像普通存儲器那樣可以由地址線決定讀取或寫入某個指定的地址。
FIFO數據緩存器的作用：
FIFO一般用於不同時鍾域之間的數據傳輸，比如FIFO的一端是AD數據采集，另一端為PCI總線，那么在兩個不同的時鍾域間就可以采用FIFO來作為數據緩沖。另外對於不同寬度的數據接口也可以用FIFO，例如單片機位8位數據輸出，而DSP可能是16位數據輸入，在單片機與DSP連接時就可以使用FIFO來達到數據匹配的目的。
FIFO數據緩存器按工作時鍾域分類：
根據FIFO工作時鍾域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鍾和寫時鍾為同一個時鍾，在時鍾沿來臨時同時發生讀寫操作；異步FIFO是指讀寫時鍾不一致，讀寫時鍾是互相獨立的。對於異步FIFO一般有兩種理解，一種是讀寫操作不使用時鍾，而是直接采用wr_en(Write Enabled)和rd_en(Read Enabled)來進行控制；另一種，是指在FPGA和ASIC設計中，異步FIFO具有兩個時鍾的雙口FIFO, 讀些操作在各自的時鍾延上進行，在兩個不同時鍾下，可以同時進行讀或寫。異步FIFO在FPGA設計匯總占用的資源比同步FIFO大很多，所以盡量采用同步FIFO設計。然而對於ARM 系統內絕大部分外設接口都是異步 FIFO。
FIFO數據緩存器的參數：
| FIFO寬度 |
THE WIDTH，是FIFO一次讀寫操作的數據位，就像MCU有8位和16位，ARM 32位等等，FIFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現一個FIFO，其數據位，也就是寬度是可以自己定義的。 |
| FIFO深度 |
THE DEEPTH，它指的是FIFO可以存儲多少個N位的數據（如果寬度為N）。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數據，深度為12 ，就可以存儲12個8位的數據。在FIFO實際工作中，其數據的滿/空標志可以控制數據的繼續寫入或讀出。在一個具體的應用中也不可能由一些參數算數精確的所需FIFO深度為多少，這在寫速度大於讀速度的理想狀態下是可行的，但在實際中用到的FIFO深度往往要大於計算值。一般來說根據電路的具體情況，在兼顧系統性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了。而對於寫速度慢於讀速度的應用，FIFO的深度要根據讀出的數據結構和讀出數據具體的要求來確定。 |
| FIFO滿標志 |
FIFO已滿或將要滿時由FIFO的狀態電路送出的一個信號，以阻止FIFO的寫操作繼續向FIFO中寫數據而造成溢出（Overflow）。 |
| FIFO空標志 |
FIFO已空或將要空時由FIFO的狀態電路送出的一個信號，以阻止FIFO的讀操作繼續從FIFO中讀出數據而造成無效數據的讀出（Underflow）。 |
| FIFO讀時鍾 |
讀操作所遵循的時鍾，在每個時鍾沿來臨時讀數據。 |
| FIFO寫時鍾 |
寫操作所遵循的時鍾，在每個時鍾沿來臨時寫數據。 |
| FIFO讀指針 |
指向下一個讀出地址，讀完后自動加1。 |
| FIFO寫指針 |
指向下一個要寫入的地址的，寫完后自動加1。 |
FIFO數據緩存器設計的難點：
FIFO數據緩存器設計的難點在於怎樣判斷FIFO的空/滿狀態。為了保證數據正確的寫入或讀出，而不發生益處或讀空的狀態出現，必須保證FIFO在滿的情況下，不能進行寫操作。在空的狀態下不能進行讀操作。怎樣判斷FIFO的滿/空就成了FIFO設計的核心問題。
Vijay A. Nebhrajani的《異步FIFO結構》一文中，提出了兩個關於FIFO空/滿標志的算法。
算法一：構造一個指針寬度為N+1，深度為2^N字節的FIFO（為便方比較將格雷碼指針轉換為二進制指針）。當指針的二進制碼中最高位不一致而其它N位都相等時，FIFO為滿（在Clifford E. Cummings的文章中以格雷碼表示是前兩位均不相同，而后兩位LSB相同為滿，這與換成二進制表示的MSB不同其他相同為滿是一樣的）。
舉例說明：一個深度為8字節的FIFO怎樣工作（使用已轉換為二進制的指針）。FIFO_WIDTH=8，FIFO_DEPTH= 2^N = 8，N = 3，指針寬度為N+1=4。起初rd_ptr_bin和wr_ptr_bin均為“0000”。此時FIFO中寫入8個字節的數據。wr_ptr_bin =“1000”，rd_ptr_bin=“0000”。當然，這就是滿條件。現在，假設執行了8次的讀操作，使得rd_ptr_bin =“1000”，這就是空條件。另外的8次寫操作將使wr_ptr_bin 等於“0000”，但rd_ptr_bin 仍然等於“1000”，因此FIFO為滿條件。顯然起始指針無需為“0000”。假設它為“0100”，並且FIFO為空，那么8個字節會使wr_ptr_bin =“1100”，, rd_ptr_bin 仍然為“0100”。這又說明FIFO為滿。
在Vijay A. Nebhrajani的這篇《異步FIFO結構》文章中說明了怎樣運用格雷碼來設置空滿的條件，但沒有說清為什么深度為8的FIFO其讀寫指針要用3+1位的格雷碼來實現，而3+1位的格雷碼可以表示16位的深度，而真實的FIFO只有8位，這是怎么回事？而這個問題在Clifford E. Cummings的文章中得以解釋。
三位格雷碼可表示8位的深度，若在加一位最為MSB，則這一位加其他三位組成的格雷碼並不代表新的地址，也就是說格雷碼的0100表示表示7，而1100仍然表示7，只不過格雷碼在經過一個以0位MSB的循環后進入一個以1為MSB的循環，然后又進入一個以0位MSB的循環，其他的三位碼仍然是格雷碼，但這就帶來一個問題，在0100的循環完成后，進入1000，他們之間有兩位發生了變換，而不是1位，所以增加一位MSB的做法使得該碼在兩處：0100~1000，1100~0000有兩位碼元發生變化，故該碼以不是真正的格雷碼。增加的MSB是為了實現空滿標志的計算。Vijay A. Nebhrajani的文章用格雷碼轉二進制，再轉格雷碼的情況下提出空滿條件，經過兩次轉換，而Clifford E. Cummings的文章中直接在格雷碼條件下得出空滿條件。其實二者是一樣的，只是實現方式不同罷了。
算法二：Clifford E. Cummings的文章中提到的STYLE #2。它將FIFO地址分成了4部分，每部分分別用高兩位的MSB 00 、01、 11、 10決定FIFO是否為Going Full 或Going Empty (即將滿或空)。如果寫指針的高兩位MSB小於讀指針的高兩位MSB則FIFO為“幾乎滿”，若寫指針的高兩位MSB大於讀指針的高兩位MSB則FIFO為“幾乎空”。
在Vijay A. Nebhrajani的《異步FIFO結構》第三部分的文章中也提到了一種方法，那就是方向標志與門限。設定了FIFO容量的75%作為上限，設定FIFO容量的25%為下限。當方向標志超過門限便輸出滿/空標志，這與Clifford E. Cummings的文章中提到的STYLE #2可謂是異曲同工。他們都屬於保守的空滿判斷。其實這時輸出空滿標志FIFO並不一定真的空/滿。
FIFO設計最關鍵的就是產生空/滿標志的算法，但無論是精確的空滿還是保守的空滿都是為了保證FIFO工作的可靠。
摘要：首先介紹異步FIFO的概念、應用及其結構,然后分析實現異步FIFO的難點問題及其解決辦法;在傳統設計的基礎上提出一種新穎的電路結構並對其進行綜合仿真和FPGA實現。
關鍵詞：異步電路 FIFO 亞穩態格雷碼
1 異步FIFO介紹
在現代的集成電路芯片中,隨着設計規模的不斷擴大,一個系統中往往含有數個時鍾。多時鍾域帶來的一個問題就是,如何設計異步時鍾之間的接口電路。異步FIFO（First In First Out）是解決這個問題一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鍾系統之間快速而方便地傳輸實時數據。在網絡接口、圖像處理等方面,異步FIFO得到了廣泛的應用。
異步FIFO是一種先進先出的電路,使用在需要產時數據接口的部分,用來存儲、緩沖在兩個異步時鍾之間的數據傳輸。在異步電路中,由於時鍾之間周期和相位完全獨立,因而數據的丟失概率不為零。如何設計一個高可靠性、高速的異步FIFO電路便成為一個難點。本文介紹解決這一問題的一種方法。
由圖1可以看出：整個系統分為兩個完全獨立的時鍾域——讀時鍾域和寫時間域;FIFO的存儲介質為一塊雙端口RAM,可以同時進行讀寫操作。在寫時鍾域部分,由寫地址產生邏輯產生寫控制信號和寫地址;讀時鍾部分由讀地址產生邏輯產生讀控制信號和讀地址。在空/滿標志產生部分,由讀寫地址相互比較產生空/滿標志。
2 異步FIFO的設計難點
設計異步FIFO有兩個難點：一是如何同步異步信號,使觸發器不產生亞穩態;二是如何正確地設計空、滿以及幾乎滿等信號的控制電路。
下面闡述解決問題的具體方法。
2.1 亞穩態問題的解決
在數字集成電路中,觸發器要滿足setup/hold的時間要求。當一個信號被寄存器鎖存時,如果信號和時鍾之間不滿足這個要求,Q端的值是不確定的,並且在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩態（Metastability）。圖2所示為異步時鍾和亞穩態,圖中clka和clkb為異步時鍾。
亞穩態必定會發生在異步FIFO中。圖中在異步FIFO中,電路外部的輸入和內部的時鍾之間是毫無時間關系的,因此setup/hold沖突是必然的;同在電路內部的兩個沒有關系的時鍾域之間的信號傳遞,也必須會導致setup/hold沖突。
雖然亞穩態是不可避免的,但是,下面的設計改進可以將其發生的概率降低到一個可以接受的程度。
①對寫地址/讀地址采用格雷碼。由實踐可知,同步多個異步輸入信號出現亞穩態的概率遠遠大於同步一個異步信號的概率。對多個觸發器的輸出所組成的寫地址/讀地址可以采用格雷碼。由於格雷碼每次只變化一位,采用格雷碼可以有效地減少亞穩態的產生。
②采用觸發器來同步異步輸入信號,如圖3中的兩極觸發器可以將出現亞穩態的幾率降低到一個很小的程度。但是,正如圖3所示,這種方法同時帶來了對輸入信號的一級延時,需要在設計時鍾的時候加以注意。
2.2 空/滿標志的產生
空/滿標志的產生FIFO的核心部分。如何正確設計此部分的邏輯,直接影響到FIFO的性能。
空/滿標志產生的原則是：寫滿不溢出,讀空不多讀。即無論在什么進修,都不應出現讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候,滿標志應該有效,表示此時FIFO已滿,外部電路應對FIFO發數據。在滿信號有效時寫數據,應根據設計的要求,或保持、或拋棄重發。同理,空標志的產生也是如此,即：
空標志<=(|寫地址-讀地址|<=預定值)AND（寫地址超前讀地址）
滿標志<=（|寫地址-讀地址|<=預定值）AND(讀地址超前寫地址)
最直接的做法是,采用讀寫地址相比較來產生空滿標志。如圖4所示,當讀寫地址的差值等於一個預設值的時候,空/滿信號被置位。這種實現方法邏輯簡單,但它是減法器形成的一個比較大的組合邏輯,因而限制了FIFO的速度。所以,一般只采用相等不相等的比較邏輯,避免使用減法器。
圖5是另外一種常用的設計,比較器只對讀寫地址比較是否相等。在讀寫地址相等的時候有兩種情況：滿或者空。所以,附加了一個並行的區間判斷邏輯來指示是空還是滿。這個區間判斷邏輯將整個地址空間分為幾個部分,以指示讀寫地址的相對位置。這種做法提高了整個電路的速度,但是也有其缺點。主要是直接采用讀寫地址等於不等於的比較邏輯來進行空/滿標志的判斷,可以帶來誤判。
3 新穎的FIF0空/滿標志控制邏輯
3.1 對讀寫地址的分析
由以上對FIFO的分析可以看出,由地址直接相減和將地址相互比較產生空/滿標志都不可取。如何簡單地進行直接比較,又不提高邏輯的復雜程度呢？對地址加延時可以做到這一點。設讀地址為Rd_bin_addr,用讀地址Rd_addr產生讀地址的格雷碼Rd_next_gray_addr,將Rd_next_gray_addr延一拍得到Rd_gray_addr,再將Rd_gray_addr延一拍得到Rd_last_gray_addr。在絕對時間上,Rd_next_gray_addr、Rd_gray_addr、Rd_last_gray_addr這些地址先后關系,從大到小排列,並且相差一個地址,如圖6所示。
寫地址的格雷碼的產生也與此類似,即：Wt_next_gray_addr、Wt_gray_addr、Wt_last_gray_addr。利用這6個格雷碼進行比較,同時加上讀寫使能,就能方便而靈活地產生空/滿標志。
以空標志Empty的產生為例,當讀寫格雷碼地址相等或者FIFO內還剩下一個深度的字,並且正在不空的情況下執行讀操作,這時Emptr標志應該置為有效（高電平有效）。
即EMPTY<=(Rd_gray_addr=Wt_gray_addr)and(Read_enable=1)或EMPTY<=(Rd_next_gray_addr=Wt_gray_addr)and(Read_enable=1)
同理可類推滿標志的產生邏輯。
3.2 基於延時格雷碼的FIFO標志產生邏輯
圖7是使用上述思想設計的地址產生和標志產生的邏輯。首先,在地址產生部分,將產生的格雷碼地址加一級延時,利用其前一級地址與當前的讀地址作比較。其次,在空/滿標志有效的時候,采用了內部保護機制,不使讀/寫地址進一步增加而出現讀寫地址共同對一個存儲單元操作的現象。
3.3 仿真信號波形
利用圖7電路設計的思想構造了一個256×8的FIFO,用MODELSIM進行仿真。圖8為系統中主要信號對讀空情況的仿真波形。
圖6 經過延時后格雷碼之間的關系
圖8中,WDATA為寫數據,RDATA為讀數據,WCLK為寫時鍾,RCLK為讀時鍾,REMPTY為空信號,AEMPTY的幾乎空信號,RPTR為讀地址WPTR為寫地址,RGNEXT為下一位讀地址格雷碼,RBIN讀地址二進制,RBNEXT為下一位讀地址的二進制碼。
由圖8可以看出,由於讀時鍾高於寫時鍾,讀地址逐漸趕上寫地址,其中由AEMPTY信號指示讀地址和寫地址的接近程度。當這個信號足夠長而被觸發器捕捉到時,真正的空信號REMPTY有效。
4 電路優點的分析
由圖7可見,該電路最大的瓶頸為二進制到格雷碼和比較器的延時之和。由於這兩個組合邏輯的延時都很小,因此該電路的速度很高。經測試,在Xilinx的FPGA中,時鍾頻率可達140MHz。另外,由於將異步的滿信號加了一級鎖存,從而輸出了可靠而穩定的標志。
5 總結
在實際工作中,分別用圖4、圖5與圖7中所示的邏輯實現了一個256×8的FIFO。綜合工具為SYNPLIFY7.0,由Foundation Series 3.3i布局布線后燒入Xilinx公司的WirtexEV100ECS144。三者的性能指標比較見表1。
表1 三種不同設計的比較
| 邏輯設計方式 |
時鍾頻率/MHz |
有效結果輸出頻率/MHz |
slice數目/個 |
| 圖4所示邏輯 |
160 |
78.9 |
17 |
| 圖5所示邏輯 |
160 |
92 |
15 |
| 圖7所示邏輯 |
160 |
140 |
13 |
由表1可知,圖7所示的異步FIFO的電路速度高,面積小,從而降低了功耗,提高了系統的穩定性