VHDL與Verilog硬件描述語言TestBench的編寫

　　VHDL與Verilog硬件描述語言在數字電路的設計中使用的非常普遍，無論是哪種語言，仿真都是必不可少的。而且隨着設計復雜度的提高，仿真工具的重要性就越來越凸顯出來。在一些小的設計中，用TestBench來進行仿真是一個很不錯的選擇。VHDL與Verilog語言的語法規則不同，它們的TestBench的具體寫法也不同，但是應包含的基本結構大體相似，在VHDL的仿真文件中應包含以下幾點：實體和結構體聲明、信號聲明、頂層設計實例化、提供激勵；Verilog的仿真文件應包括：模塊聲明、信號聲明、頂層設計實例化、提供激勵。大致思想都是相似的。

　　簡單的說，TestBench就是一種驗證手段，從軟件層面對設計的硬件電路進行仿真。具體來講，一般是在你的仿真文件里，產生激勵信號，作用於被仿真的設計文件DUT（Design Under Test），產生相應的輸出，然后根據輸出信號檢驗設計的電路是否存在問題或者存在哪些問題。

　　下面以FPGA板中驅動流水燈的一段程序為例，簡單介紹一下兩種語言的TestBench的編寫。

module led_run(clk,rst,led);
  input  clk,rst;
  output reg [7:0] led;
  reg [25:0] clk_cnt;
  reg clk_tmp;
  reg [3:0] temp;
  
  always@(posedge clk or negedge rst)
  begin
    if(!rst)
      begin
        clk_cnt<=26'd0;
        clk_tmp<=1'b1;
      end
    else
      begin
        if(clk_cnt==26'b11111111111111111111111111)
          begin
            clk_cnt<=26'd0;
            clk_tmp<=~clk_tmp;
          end
        else
          clk_cnt<=clk_cnt+1'b1;
      end
  end
  
  always@(posedge clk_tmp or negedge rst)
  begin
    if(!rst)
      temp<=4'd15;
    else
      temp<=temp+1'b1;
  end
  
  always@(temp)
  begin
    case(temp)
      4'd0 :led<=8'b11111110;
      4'd1 :led<=8'b11111100;
      4'd2 :led<=8'b11111000;
      4'd3 :led<=8'b11110000;
      4'd4 :led<=8'b11100000;
      4'd5 :led<=8'b11000000;
      4'd6 :led<=8'b10000000;
      4'd7 :led<=8'b00000000;
      4'd8 :led<=8'b00000001;
      4'd9 :led<=8'b00000011;
      4'd10:led<=8'b00000111;
      4'd11:led<=8'b00001111;
      4'd12:led<=8'b00011111;
      4'd13:led<=8'b00111111;
      4'd14:led<=8'b01111111;
      4'd15:led<=8'b11111111;
      default:;
    endcase
  end
  
endmodule

　　上面是一段流水燈的代碼，控制8位流水燈依次點亮，再依次熄滅。第一個always語句完成分頻功能，第二個always語句用於計數，共16個值，第三個always語句根據計數的值選擇LED燈的狀態。其中clk、rst分別為時鍾和復位信號，led為驅動流水燈的輸出信號。接下來針對這一設計編寫其TestBench文件。

/************TestBench*************/
module tb_led_run;
  reg clk,rst;
  wire led;
  
  initial
  begin
    rst=1;
    #30 rst=0;
    #40 rst=1;
  end
  
  initial
  begin
    clk=1;
    forever #20 clk=~clk;
  end
  
  led_run led1(.clk(clk),.rst(rst),.led(led));
endmodule

　　由於只需要時鍾和復位信號即可，故在其仿真文件並不復雜，建立測試模塊，進行信號聲明，在兩個initial中分別提供clk和rst信號，最后進行例化。當然注意一點，在仿真時要把分頻模塊去掉，或者將分頻系數改小，否則仿真時不容易觀察波形。下面是在Modelsim中仿真得到的波形（分頻模塊改為2分頻）。

　　總結起來，Verilog的TestBench有着相對固定的寫法：

module test_bench;
  端口聲明語句
  
  initial
  begin
    產生時鍾信號
  end
  
  initial
  begin
    提供激勵源
  end
  
  例化語句
endmodule

　　最主要的是在initial語句中進行激勵的生成，這要根據具體的設計來分析。

 

　　下面對比介紹VHDL語言TestBench的寫法。同樣的功能，驅動流水燈，VHDL的程序如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY led_run IS
  PORT(clk:in std_logic;
  rst:in std_logic;
  led:out std_logic_vector(7 downto 0):="11111111" );
END led_run;

ARCHITECTURE arc_led_run OF led_run IS
  signal temp:std_logic_vector(3 downto 0);
  signal clk_cnt:std_logic_vector(25 downto 0);
  signal clk_tmp:std_logic:='1';
  BEGIN
    divider:PROCESS(clk,rst)
    BEGIN
        if(rst='0') then
          clk_cnt<="00000000000000000000000000";
        elsif(clk'event and clk='1') then
          clk_cnt<=clk_cnt+1;
          if(clk_cnt="11111111111111111111111111") then  
            clk_cnt<="00000000000000000000000000";
            clk_tmp<=NOT clk_tmp;
        end if;
      end if;
    END PROCESS;
    
    PROCESS(clk_tmp,rst)
      BEGIN
      if(rst='0') then
        temp<="1111";     --all the led off
      elsif(clk_tmp'event and clk_tmp='1') then
        temp<=temp+1;
      end if;
    END PROCESS;
    
    PROCESS(temp)
      BEGIN
      case temp is
      when"0000"=>led<="11111110";
      when"0001"=>led<="11111100";
      when"0010"=>led<="11111000";
      when"0011"=>led<="11110000";
      when"0100"=>led<="11100000";
      when"0101"=>led<="11000000";
      when"0110"=>led<="10000000";
      when"0111"=>led<="00000000";
      when"1000"=>led<="00000001";
      when"1001"=>led<="00000011";
      when"1010"=>led<="00000111";
      when"1011"=>led<="00001111";
      when"1100"=>led<="00011111";
      when"1101"=>led<="00111111";
      when"1110"=>led<="01111111";
      when"1111"=>led<="11111111";
      when others=>NULL;
      end case;
    END PROCESS;

END arc_led_run;

　　根據語法要求，首先聲明庫，接着定義實體和結構體。在結構體中用三個進程(PROCESS)分別實現分頻、計數、流水燈狀態分配的功能，功能相當於上面Verilog程序中的三個always語句。接下來寫TestBench文件：

---------------TestBench-----------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;


ENTITY tb_led_run IS            --空實體
END tb_led_run;


ARCHITECTURE arc_tb_led_run OF tb_led_run IS        --結構體

  COMPONENT led_run IS        --元件聲明
    PORT(clk:in std_logic;
    rst:in std_logic;
    led:out std_logic_vector(7 downto 0));
  END COMPONENT;

  signal clk,rst:std_logic;
  signal led:std_logic_vector(7 downto 0);
  constant clk_period:time:=5 ns;

BEGIN

  DUT:led_run PORT MAP(clk=>clk,rst=>rst,led=>led);    --元件例化

  clk_gen:PROCESS
  BEGIN
    clk<='1';
    wait for clk_period/2;
    clk<='0';
    wait for clk_period/2;
  END PROCESS;
  
  tb:PROCESS
  BEGIN
    rst<='0';
    wait for 12 ns;
    rst<='1';
    wait;
  END PROCESS;

END arc_tb_led_run;

　　在這個TestBench中同樣只需要提供clk和rst信號，分別在兩個進程實現，Modelsim中的仿真結果如下(同樣在仿真的時候將分頻系數改為2)：

　　總結一下，VHDL的TestBench寫法也有相對固定的格式：

library ieee;                              --庫聲明
use ieee.std_logic_1164.all;

entity test_bench is                   --測試平台文件的空實體（不需要端口定義)
end test_bench;

architecture tb_behavior of test_bench is     --結構體
    component entity_under_test         --被測試元件的聲明
        port(
        list-of-ports-theri-types-and-modes
        );
    end component;
    
begin
    instantiation:entity_under_test port map        --元件例化
    (
        port-associations
    );
    
    process()        --產生時鍾信號
    ……
    end process;
    
    process()        --產生激勵源
    ……
    end process;

end tb_behavior;

　　相對與Verilog語言來說，VHDL的TestBench除了自身的庫聲明以及Entity和Architecture之外，還需要進行元件的聲明，即將被測試的設計聲明為一個元件，然后對其例化。在激勵的產生方面與Verilog思路相同。　 

　　從上面的程序可以看出，Verilog語言相對比較隨意一些，從C語言編程中繼承了多種操作符和結構；而VHDL的語法則比較嚴謹，有固定的格式。但在功能的實現上二者大同小異。比如Verilog中的always語句，在VHDL中可以找到PROCESS與之對應，當然更多的是不同。兩種語言均可在不同的抽象層次對電路進行描述：系統級、算法級、寄存器傳輸級、邏輯門級和開關電路級，但是VHDL更擅長系統級，而Verilog更方便底層描述。在學習硬件描述語言的時候不妨對比學習一下，相信會對電路設計的理解更加深一層。