1.今天明白了Verilog 中的模塊調用。
首先模塊你可以寫在一個.v文件中，也可以寫在多個.v文件中，至少我試了，都正確。
調用的時候在主模塊中寫入這么一句話：
[將調用的子模塊的名字] [自己在主模塊中為子模塊命的名] (a(b),c(d), ... );
注意貌似這里的輸入輸出只要不沖突，就是不要出現兩個輸入連接在一起的情況，應該都行。
2..bdf文件中的模塊名不能是.bdf的文件名。
3.文件的名字不能使用大寫。
4.FIFO的例化，我比較奇怪，為什么特權同學不建立一個.bdf文件，而老是例化，難道嫌麻煩？我感覺建立一個.bdf文件比較直觀。
5.TestBench仿真的時候，要保證源程序中的每一個值開始都有確定的值。
6.利用assign語句，可以省掉好多寄存器。
7.聽說FIFO的設計難點在於怎么判斷空滿狀態。保證在滿的時候不能寫，空的時候不能讀。