1、需求分析---器件選型（一般altera的技術支持會根據需求，銷量，性價比幫你選型）
http://www.altera.com.cn/literature/sg/csg.pdf
http://www.altera.com.cn/products/ip/iup/additional_functions_iup/m-intelliprop-sata-device.html
需求分析：SATA支持的器件只有Arria II GX和Stratix IV 並且速度等級為-3的：成本、性能---性價比選擇為ARRIA
The SATA Device Core is designed to be connected to a SATA compliant device application to send and receive Out of Band (OOB) signals, primitives, and SATA Frame information structures (FIS).
Device Utilization and Performance
Table 1 lists the typical device utilization results for the megafunction.
| Table 1. Typical Device Utilization for the Megafunction | |||||
| Target Device | Speed Grade | Utilization | Performance fMAX |
||
|---|---|---|---|---|---|
| LUT | M9K Blocks | DSP Blocks | |||
| Stratix® IV | -3 | 2000 | 1 | 0 | 150 MHz |
| Arria® II GX | -3 | 2000 | 1 | 0 | 150 MHz |
2、器件定型:性價比： 65k的LE--8收發器 其他廠家用量比較多 封裝就選擇F29 F780的封裝吧
http://www.altera.com.cn/devices/fpga/arria-fpgas/arria-ii-gx/overview/aiigx-overview.html
3、下載對應型號的參考設計開發板----
http://www.altera.com.cn/products/devkits/arria-index.jsp
4、下載數據手冊、
哇塞竟然也有中文的啦--不錯
此網頁包含了下面要下載的大部分內榮
5、下載對應型號的原理圖，PCB庫文件
http://www.altera.com.cn/literature/lit-pkg.jsp
http://www.altera.com.cn/support/devices/arria-ii-gx/dev-aiigx.jsp candence 庫 IBSI 模型 下載配置等 很好
5、外部存儲器手冊，引腳連接指南，引腳信息表，原理圖檢視表
7、電源網絡：信號完整性
http://www.altera.com.cn/technology/signal/fundamentals/glossary/sgl-glossary.html
8、遇到問題的知識庫-----包括各種資源----非常好
9、JTAG 配置設計-選擇配置芯片-查看配置文件大小
http://www.altera.com.cn/literature/sg/product-catalog.pdf
產品手冊中：包含各種信息--------配置文件大小------------65的大小為18M--------故選擇EPCS64------------16PIN的
JTAG配置電路在數據手冊中的第一卷--第三章系統設計中有---即 JTAG下載JIC文件--------JIC的產生方法--百度搜---數據手冊中也有介紹
10、外部存儲器接口設計-----------在產品目錄的簡要介紹中---OCT 只支持串行和差分------不支持並聯的終結VTT的RT的片上終結OCT
所以在連接DDR3/DDR2時，數據線和地址線都要采用上拉VTT的形式----即 數據線的VTT在FPGA端，，地址線的在DDR端
11、當我們以上的文件都全了之后就可以設計咯---------黑hi額
a、BANK划分原則： 上下bank（頂和低-也叫列column）存儲器接口 左右bank（左右--也叫ROW）高速收發--LVDS（帶DPA-OCT）（若DDR分配到沒有RUP,RDN的BANK就會出現錯誤，找不到OCT）
b、IO供電原則： 分為PD和VCCio可以不分割一起供電---vccio-3.3-3.0-2.5-1.8-1.5（高級一點的FPGA沒有3.3供電，用3.0代替） vccpd--3.3-3.0-2.5（2.5以下都為2.5） 可以與板卡上的其他芯片共用電源
c、除了IO口電源： FPGA 的其他電源都要單獨供給---防止干擾
d、JTAG電源連接: 建議選擇3.3-2.5-3.0沒有嘗試過2.5v是否能OK---高級的芯片有VCCPGM ----arria系列有單獨的下載配置bank可供靈活選擇電壓---cyclone--配置引腳和IObank是混在一起的--供電選擇有受限制（另外沒有必要畫AS接口-JTAG可以下載POF的轉文件JIC 達到同樣的功能------EPCS的選擇要根據FPGA文件大小選擇--在數據手冊一卷三章有----另外EPCS比較貴且沒有工業級的--可以使用美光的M25P64來代替）
e、時鍾管理： 復位引腳未曾加驅動放置在時鍾引腳---外部的參考時鍾放在此---要輸出的參考時鍾在PLL-OUT 輸出---差分接入有的有OCT有的沒喲---LVPECL一般用在高數收發的參考時鍾--高速收發的參考時鍾單獨接lvds
或LVPECL(耦合方式不同--電阻網絡不同-兩種電平也可以進行相互轉換---分為交流耦合（接收端加電容和差分匹配電阻適合板間通訊--不同電源供電）==直流耦合（接收端加差分匹配電阻適合板內通訊--同電源供電）)
f、上電速度要求：不符合要求配置不成功的---分為快速4--12MS達到穩定（選擇方式為：高級的FPGA用單獨的引腳POREFL來選擇--低級的就用MESL來選擇比如選擇快速3.3就是這個要求）100ms達到穩定
g、片上PLL使用的設計：直接由時鍾引腳輸入（要是這樣--即使用一個PLL就要有一個使用芯片輸入--電路補償功能），PLL級聯使用（FPGA只有一個時鍾引腳輸入即可--無電路補償功能）
h、時鍾網路：全局時鍾網絡（時鍾輸入引腳--不同引腳上不同Pll進行時鍾補償）---局部時鍾網路（也有專用的時鍾輸入引腳-可當作IO使用-一般不用此功能）