VCS對verilog模型進行仿真包括兩個步驟：
1. 編譯verilog文件成為一個可執行的二進制文件命令為：vcs source_files
2. 運行該可執行文件：./simv
類似於NC, 也有單命令行的方式：vcs source_files -R
-R 命令表示, 編譯后立即執行。
vcs常用的命令選項如下：
-cm line|cond|fsm|tgl|obc|path 設定coverage的方式
+define+macro=value+ 預編譯宏定義
-f filename RTL文件列表
+incdir+directory+ 添加include 文件夾
-I 進入交互界面
-l logfile文件名
-P pli.tab 定義PLI的列表(Tab)文件
+v2k 使用推薦的標准
-y 定義verilog的庫
-notice 顯示詳盡的診斷信息
-o 指定輸出的可執行文件的名字,缺省是simv
+ nospecify 不對SPECIFY 模塊進行時序檢查和路徑延時計算
+ notimingcheck 不進行時序檢查；但是還是把path延時加入仿真中