本文先簡單介紹一下I2C總線協議，然后給出一個可以用於Verification的verilog model。
1.I2C協議
2條雙向串行線，一條數據線SDA，一條時鍾線SCL。
SDA傳輸數據是大端傳輸，每次傳輸8bit，即一字節。
支持多主控(multimastering)，任何時間點只能有一個主控。
總線上每個設備都有自己的一個addr，共7個bit，廣播地址全0。
系統中可能有多個同種芯片，為此addr分為固定部分和可編程部份，細節視芯片而定，看datasheet。
1.1 I2C位傳輸
數據傳輸：SCL為高電平時，SDA線若保持穩定，那么SDA上是在傳輸數據bit。
若SDA發生跳變，則用來表示一個會話的開始或結束（后面講）。
數據改變：SCL為低電平時，SDA線才能改變傳輸的bit。
1.2 I2C開始和結束信號
開始信號：SCL為高電平時，SDA由高電平向低電平跳變，開始傳送數據。
結束信號：SCL為高電平時，SDA由低電平向高電平跳變，結束傳送數據。
1.3 I2C應答信號
Master每發送完8bit數據后等待Slave的ACK。
即在第9個clock，若從IC發ACK，SDA會被拉低。
若沒有ACK，SDA會被置高，這會引起Master發生RESTART或STOP流程。
1.4 I2C寫流程
寫寄存器的標准流程為：
1. Master發起START
2. Master發送I2C addr（7bit）和w操作0（1bit），等待ACK
3. Slave發送ACK
4. Master發送reg addr（8bit），等待ACK
5. Slave發送ACK
6. Master發送data（8bit），即要寫入寄存器中的數據，等待ACK
7. Slave發送ACK
8. 第6步和第7步可以重復多次，即順序寫多個寄存器
9. Master發起STOP
寫一個寄存器
寫多個寄存器
1.5 I2C讀流程
讀寄存器的標准流程為：
1. Master發送I2C addr（7bit）和w操作1（1bit），等待ACK
2. Slave發送ACK
3. Master發送reg addr（8bit），等待ACK
4. Slave發送ACK
5. Master發起START
6. Master發送I2C addr（7bit）和r操作1（1bit），等待ACK
7. Slave發送ACK
8. Slave發送data（8bit），即寄存器里的值
9. Master發送ACK
10. 第8步和第9步可以重復多次，即順序讀多個寄存器
讀一個寄存器
讀多個寄存器
2.I2C master的verilog model
1 module i2c_master_model (scl, sda);
2 inout scl;
3 inout sda;
4
5 parameter slave_addr_reg = 7'b0110101; //slave addr
6 int i;
7 reg R_scl = 1'bz;
8 reg R_sda = 1'bz;
9
10 reg clk = 0;
11 always #(1329.1125) clk = !clk;
12
13 assign scl = R_scl;
14 assign sda = R_sda;
15
16 task start; //start condition
17 @(posedge clk);
18 R_sda = 1;
19 R_scl = 1;
20 @(posedge clk);
21 R_sda = 0;
22 @(posedge clk);
23 R_scl = 0;
24 endtask
25
26 task stop; //stop condition
27 R_sda = 0;
28 @(posedge clk);
29 R_scl = 1;
30 @(posedge clk);
31 R_sda = 1;
32 @(posedge clk);
33 R_scl = 1'bz;
34 @(posedge clk);
35 @(posedge clk);
36 R_sda = 1'bz;
37 endtask
38
39 task rw_slave_addr(input [6:0] slave_addr, input rw);
40 for(i=6; i>=0; i--) begin
41 @(posedge clk);
42 R_sda = slave_addr[i];
43 @(posedge clk);
44 R_scl = 1;
45 @(posedge clk);
46 @(posedge clk);
47 R_scl = 0;
48 end
49 @(posedge clk);
50 R_sda = rw;
51 @(posedge clk);
52 R_scl = 1;
53 @(posedge clk);
54 @(posedge clk);
55 R_scl = 0;
56 @(posedge clk);
57 R_sda = 1'bz;
58 @(posedge clk);
59 R_scl = 1;
60 if(sda != 0) $display("ACK error at time: %t", $time);
61 @(posedge clk);
62 @(posedge clk);
63 R_scl = 0;
64 @(posedge clk);
65 endtask
66
67 task send_byte(input [7:0] send_byte);
68 for(i=7; i>=0; i--) begin
69 R_sda = send_byte[i];
70 @(posedge clk);
71 R_scl = 1;
72 @(posedge clk);
73 @(posedge clk);
74 R_scl = 0;
75 @(posedge clk);
76 end
77 R_sda = 1'bz;
78 @(posedge clk);
79 R_scl = 1'b1;
80 if(sda != 0) $display("ACK error at time: %t", $time);
81 @(posedge clk);
82 @(posedge clk);
83 R_scl = 0;
84 @(posedge clk);
85 endtask
86
87 task recv_byte(output [7:0] recv_dat);
88 for(i+7; i>=0; i--) begin
89 @(posedge clk);
90 R_scl = 1;
91 recv_dat[i] = sda;
92 @(posedge clk);
93 @(posedge clk);
94 R_scl = 0;
95 @(posedge clk);
96 end
97 R_sda = 1'b0; //send ACK
98 @(posedge clk);
99 R_scl = 1;
100 @(posedge clk);
101 @(posedge clk);
102 R_scl = 0;
103 @(posedge clk);
104 R_sda = 1'bz;
105 endtask
106
107 task recv_byte_noack(output [7:0] recv_dat);
108 for(i+7; i>=0; i--) begin
109 @(posedge clk);
110 R_scl = 1;
111 recv_dat[i] = sda;
112 @(posedge clk);
113 @(posedge clk);
114 R_scl = 0;
115 @(posedge clk);
116 end
117 R_sda = 1'b1; //send NOACK
118 @(posedge clk);
119 R_scl = 1;
120 @(posedge clk);
121 @(posedge clk);
122 R_scl = 0;
123 @(posedge clk);
124 R_sda = 1'bz;
125 endtask
126
127 task write_reg(input [7:0]addr, input [7:0] dat);
128 start;
129 rw_slave_addr(slave_addr_reg, 0);
130 send_byte(addr);
131 send_byte(dat);
132 stop;
133 endtask
134
135 task read_reg(input [7:0] addr, output [7:0] recv_dat);
136 start;
137 rw_slave_addr(slave_addr_reg, 0);
138 send_byte(addr);
139 start;
140 rw_slave_addr(slave_addr_reg, 1);
141 recv_byte_noack(recv_dat);
142 stop;
143 endtask
144
145 task write_reg_2byte(input [7:0]addr, input [15:0] dat);
146 start;
147 rw_slave_addr(slave_addr_reg, 0);
148 send_byte(addr);
149 send_byte(dat[15:8]);
150 send_byte(dat[7:0]);
151 stop;
152 endtask
153
154 task read_reg_2byte(input [7:0] addr, output [15:0] recv_dat);
155 start;
156 rw_slave_addr(slave_addr_reg, 0);
157 send_byte(addr);
158 start;
159 rw_slave_addr(slave_addr_reg, 1);
160 recv_byte_noack(recv_dat[15:8]);
161 recv_byte_noack(recv_dat[7:0]);
162 stop;
163 endtask