千兆以太網芯片88E1111 RGMII模式的驅動

88E1111可工作在10Mb/s,100Mb/s,1000Mb/s下，由於DE2-115開發板在設計的時候只采用了4位數據端口，因此只能采用MII模式（100Mb/s），或者RGMII模式（1000Mb/s），看了官方的DATASHEET后，幾乎得到什么，於是就想到了一個辦法，就是將官方所給的關於RGMII的例程下到開發板上，然后將88E1111的配置寄存器里面的數據用NIOS II讀出來，這樣就獲得了正確的配置數據，然后就將配置數據用NIOS II配置給芯片，然后就遇到了很奇怪的事情：當我把配置的那幾行代碼都注釋掉以后居然88E1111還可以繼續正常運行，后來發現，只要給芯片的硬復位引腳Reset_n一個較長的復位即可，大概10~20ms就可以了。具體如何將芯片通過CONFIG引腳配置成RGMII模式，可以參考DE2-115的原理圖。

下面就談談如何利用時鍾的上升和下降沿收發數據。以下兩個圖是連接圖和時序圖。

先談輸出端Tx：

Tx端有三個信號，Txd_RGM，Tx_ctrl，Tx_clk，其中Tx_clk是由FPGA提供的125MHz的時鍾，Tx_RGM是發送的數據，Tx_ctrl在Tx_clk時鍾上升沿發送的是Tx_en，在下降沿發送的是Tx_en和Tx_er的異或值。

Rx端也有三個信號：Rxd_RGM，Rx_ctrl，Rx_clk，其中Rx_clk是由88E1111提供的125MHz的時鍾，Rx_RGM表示接收到的數據，Rx_ctrl在Rx_clk的上升沿收到的是Rx_en，在下降沿收到的是Rx_en和Rx_er的異或值。

由於一個always模塊中不能同時使用時鍾的上升和下降沿，可以調用DDIO模塊，當然，也可以不用，下圖就是不采用DDIO的一個示意圖，這個是用來設計DDR SDRAM的，可以借鑒

module rgmii_io(
input Tx_clk,
input Rx_clk,
output Tx_clk_RGM,

input[7:0] Txd,
output [3:0] Txd_RGM,
input Tx_en,
input Tx_er,
output Tx_ctrl,

input[3:0] Rxd_RGM,
output reg[7:0] Rxd,
input Rx_ctrl,
output reg Rx_dv,
output reg Rx_er
);
assign Tx_clk_RGM = ~Tx_clk;
//******************************************************************************
//Tx control                                                              
//******************************************************************************
wire Tx_err;
reg[3:0] Txd_low,Txd_high;
reg Tx_en_d1,Tx_err_d1;
assign Tx_err=Tx_en^Tx_er;
assign Txd_RGM = Tx_clk ? Txd_low : Txd_high;
assign Tx_ctrl = Tx_clk ? Tx_en_d1 : Tx_err_d1;

always@(posedge Tx_clk)
begin
    Txd_low <= Txd[3:0];
    Txd_high <= Txd[7:4];
    Tx_en_d1 <= Tx_en;
    Tx_err_d1 <= Tx_err;
end
//******************************************************************************
//Rx control                                                              
//******************************************************************************
wire Rx_er_d1;
reg[3:0] Rxd_low,Rxd_high;
reg Rx_dv_d1,Rx_err_d1,Rx_dv_d2,Rx_er_d2;
reg[7:0] Rxd_d1;
assign Rx_er_d1=Rx_dv_d1^Rx_err_d1;
wire Rx_clk_n;
assign Rx_clk_n=~Rx_clk;

always@(posedge Rx_clk_n)
begin
    Rxd_low<=Rxd_RGM;
    Rx_dv_d1<=Rx_ctrl;
end

always@(posedge Rx_clk)
begin
    Rxd_high<=Rxd_RGM;
    Rx_err_d1<=Rx_ctrl;
end

always@(posedge Rx_clk_n)
begin
    Rxd_d1<={Rxd_high,Rxd_low};
    Rx_dv_d2<=Rx_dv_d1;
    Rx_er_d2<=Rx_er_d1;
end

always@(posedge Rx_clk)
begin
    Rxd<=Rxd_d1;
    Rx_dv<=Rx_dv_d2;
    Rx_er<=Rx_er_d2;
end
endmodule