网上没什么比较好的乒乓sram设计,有的还需要收费,于是自己写了一个Verilog源码,与大家讨论与学习。 一:介绍 “ 乒乓操作” 是一个常常应用于数据流控制的处理技巧, 典型的乒乓操 ...
网上没什么比较好的乒乓sram设计,有的还需要收费,于是自己写了一个Verilog源码,与大家讨论与学习。 一:介绍 “ 乒乓操作” 是一个常常应用于数据流控制的处理技巧, 典型的乒乓操 ...
fsdb(Fast Signal DataBase) 是Spring Soft (Novas)公司 Debussy / Verdi 支持的波形文件,一般较小,使用较为广泛,其余仿真工具 ...
1 功能描述: 在我们的流水线设计中有 5 个pipe stages。这意味着在 5 个时钟周期后可以在输出端口观察到输入数据,所有阶段都必须准备好同时进行。当 out_rdy 无 ...
一、前言 我们的都知道FIFO中有两个特别重要的信号,那就是空满信号。在异步FIFO中,空满信号的判断要比同步FIFO稍微复杂一些,因为它的地址使用的是格雷码。具体如何判断空满可以参考 ...
目录 1.什么是插值2.常用的插值算法3.最近邻法(Nearest Interpolation)4.单线性插值5.双线性插值6.双线性插值的优化 1.什么是插值Interpo ...
一、概念 1、浮点数:小数点位置是漂浮不定的。 例如:浮点数运算 1.1 * 1.1 = 1.21,小数点位置发生了变化。 IEEE 754 规定,浮点数的表示方法为: ...
一:generate 的作用 1)构造循环结构,用来多次实例化某个模块 2)构造条件generate结构,用来在多个块之间最多选择一个代码块,条件generate结构包含if--gener ...
一、有din_en信号&&频率相差较小 假设两个异步时钟频率比为 5, 我们可以先用延迟打拍的方法对数据使能信号进行 3 级打拍缓存以检测其上升沿,此时得到的上升沿信号 ...
一、前言 当数据的位宽不是很长时,此类问题可以使用移位寄存器来解决。我们将输入数据不断的右移,这样每次只需要对最后一bit进行判断。由于需要统计个数,我们还需要定义一些计数器,cnt用 ...
一、SPI协议介绍 SPI协议详解 二、程序设计 1、spi_slave模块 该模块接收8路16bit的数据信号ave1---ave8,以及标志数据有效的信号ave_vali ...