FPGA设计技巧之计数器

近日根据RF系统，本着节约FPGA内部逻辑资源以及引脚优化的角度，根据计数器的特征，记录个人的一些偶得。 1. 时钟分频 在项目中经常会遇到需要时钟分频，除了使用PLL或DLL；有时所需的分频时钟较多，不适宜采用过多的PLL或DLL，此时采用计数器即为较好的解决方案 ...