Xilinx FPGA编程技巧之常用时序约束详解

1. 基本的约束方法 为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为： 输入路径（Input Path），使用输入约束 寄存器到寄存器路径（R ...