PCIE_DMA实例五：基于XILINX XDMA的PCIE高速采集卡 一：前言 这一年关于PCIE高速采集卡的业务量激增，究其原因，发现百度“xilinx pcie dma”，出来的都是本人的博客。前期的博文主要以教程为主，教大家如何理解PCIE协议以及如何正确使用PCIE相关的IP核 ...

一：前言 很多和我一样初学pcie的硬件工程师都会遇到这样一个问题，看了不少pcie相关的资料，还是搞不清这玩意儿到底该怎么用。于是我们打开ISE的core_generator工具，生成了一个pcie的ip核，用modelsim仿真一下example design，仔细分析一下，好像对协议部分 ...

一：前言 好久没写博客了，前段时间有个朋友加微信请教关于PCIe的一些学习方法。本人也不是专家，只是略知一些皮毛。对于大家反馈的问题未必能一一解答，但一定知无不言。以后我会常来博客园看看，大家可以把问题直接在评论区提出来。这篇博客是应部分网友的要求写的，Xilinx升级到7系列后，原来的pcie ...

第一步：打驱动 　　在设备管理器中找到PCI内存设备，更新驱动程序 XDMA_Driver（整个文件夹），电脑调成测试模式 　　 打完驱动断电重启后会出现XDMA设备 第二步：找设备 ...

PCIE的REFCLK一般由外部提供，Downstream/Upstream Component通过assert CLKREQ#来请求REFCLK。 在PCIE3.0，Upstream Port可以在L1/ASPM L1以及L2/3状态，de-assert CLKREQ#，但其他状态需要 ...

关于de-emphasis的具体内容可以参考这篇文章：http://blog.chinaaet.com/justlxy/p/5100053544 当数字传输速率越来越高的时候，数据间隔单元(UI)变 ...

128B/130B是指在128bit前面加上2bit的sync header来组成130bit的block.sync header可以用来指示该block为data block(10b)或Order ...

在Configuration状态, link和lane数目切换过程由Downstream端口发起，而Upstream端口不会主动发起，只作为回应。 Link number协商过程： 1. Down ...

我们知道PLL可以输出一个几倍或几十倍参考时钟的时钟，这是怎么做到的呢？ 原来PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟，但VCO并不稳定，所以需要有参考时钟和反馈环路来控 ...

link第一次切换至8GT/s时，必须进行equalization。 link两端设备在初始化协商时，通过TS1/TS2广播对8GT/s的支持。 进入L0后，不管当前的速率是多少，如果需要equa ...