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最近在学Verilog HDL语言，觉得learn in doing是比较好的学习方式，所以我们来直接分析分析代码好了。 先来一波代码： 代码分析如下： 知识 ...

　　最近在看cordic算法，由于还不会使用matlab，真是痛苦，一系列的笔算才大概明白了这个算法是怎么回事。于是尝试用verilog来实现。用verilog实现之前先参考软件的程序，于是先看了此博 ...

　　在上一篇博文中 verilog中连续性赋值中的延时中对assign的延时做了讨论，现在对always块中的延时做一个讨论。 观测下面的程序，@0时刻，输入的数据分别是0x13，0x14 。 　 ...

　　本文内容摘自《advanced FPGA design》对应中文版是 《高级FPGA设计，结构，实现，和优化》第一章中的内容 　　FPGA中改善时序，我相信也是大家最关心的话题之一，在这本书中列 ...

上次遇到一个问题。写一个testbench需要移动两个时钟之间的相位。后来一想，貌似我们都是这么写clock的 always #（`P/2） clk = ~clk 我的两个时钟都是这么写 ...

　　最近要用上一个key消抖的功能。于是找到了之前写的并放入博客的程序，发现居然全部有问题。http://www.cnblogs.com/sepeng/p/3477215.html —— 有问题，包 ...

方法一：　　 在学习IIC的时候我们知道这么设计inout 　　inout scl ； 　　reg scl_reg , scl_en ; 　　scl = s ...

　　今天给个程序大家玩玩。因为今天遇到一个问题，就是要向UART发送指令，指令非常多，都是字符串。一直copy 函数 UART ("COMM_1"); UART ("COMM_2");....... ...