、查找表 LUT就是查找表，对于4输入的LUT而言，实际上就是4位地址位，一位数据位的存储器，能够存储16位数据，所以我们在FPGA设计中可以用LUT组建分布式的RAM。 这样也可以解释我们在设计 ...

——————————————————更新于20180826———————————————————————————— PLL：完成两个电信号的相位同步的自闭环控制系统叫锁相环。用电压控制延时，用到了V ...

1.zynq开发板的构造以及推崇的设计理念 设计推崇的理念是设计有知识产权的可重用的IP模块。 2.操作过程中遇到的问题以及解 ...

1.为什么FPGA的整体逻辑的速度有限制？ 与ASIC相比较，AS指的是（application specific）专用集成应用，而FPGA是可编程逻辑，在实现的过程中，AS是直接用最基础的逻辑门实 ...

全局观查，对整个工程的搭建的关键是要保证PL部分搭建成功，PS部分搭建成功，而且两者配合的很好。 我理解的PL部分涉及到模块的组合以及模块或者IP之间的逻辑的整理，PL部分困扰我比较久的是自动生成的 ...

好的时序是通过该严密的逻辑来实现的。http://blog.csdn.net/i13919135998/article/details/52117053介绍的非常好 有RAM（随机存储器可读可写）R ...

GPIO是一种软件运行期间能够动态配置和控制的通用引脚 有不同的GPIObank，每个GPIO口的bank都会有编号的区分， 每个GPIO口除了通用的输入输出功能以外，还有其他复用功能，例如GPI ...

1.寄存器与锁存器 锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据。 优点： 占触发器资源少，缺点是容易产生毛刺。（附上 去毛刺的方法：格雷码计数器（*https: ...

同步FIFO是用来做数据缓存，之前的设计一直将自己绕进了一个死循环，认为要想往外边读取FIFO，就必须先检测FIFO的空满标志，但实际上，对于同步FIFO，如果是同步fifo深度设置成128，你存10 ...