verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。http: ...

时序电路 　　首先来看两个问题： 　　1.为什么CPU要用时序电路，时序电路与普通逻辑电路有什么区别。 　　2.触发器、锁存器以及时钟脉冲对时序电路的作用是什么，它们是如何工作的。 　　带着这两个问题，我们从头了解一下逻辑电路。要了解逻辑电路，首先我们便要了解组成逻辑电路的基本单位 ...

下图是上升沿触发的D触发器的一种典型的基于传输门的设计原理： 首先我们先把注意力集中在电路的前半部分。 假设CLK的初始状态为0，此时第一个传输门导通，信号走向为： D -> a -> b -> c -> d 注：路径1 从以上 ...

背景： 本系列是为了学习了图像处理，视频采集系统搭建。将自己学过的几个图像处理的基础算法，做过的设计记录下来，计划是这样的： ①：理论介绍， ②：先搭建一个VGA时序系统，显示方格图，竖条纹图之类的，算是基本入门 ③：搭建一个固定图像的VGA显示， ④：搭建一个使用PC端上位机通过串口 ...

　　通常同步电路由两种复位方式，即同步复位和异步复位。同步复位同步于寄存器的时钟域，异步复位则是立即自然地作用于寄存器，与其寄存器所在的时钟域之间没有确定的时序关系。同步化的异步复位是FPGA电路设计时复位电路的首选。 1 同步复位 1.1 同步复位在外部的情况 代码 ...

低压大电流是DC/DC电源应用的趋势，然而动态响应是电源设计一个关键性指标。本文将分析Buck电路动态响应影响因素。欢迎大家检查和指教。 一、等效模型 1.1从轻载到重载 当ΔI>0时，电感电流不能突变，电容放电 ...

时序约束与时序分析 一、基础知识 FPGA设计中的约束主要有时序约束、位置及区域约束和其他约束。位置和区域约束用于实现FPGA设计的端口和资源位置的指导，其他约束则泛指芯片信号和电气标准的约束。时序约束的作用则是使得时序能够满足输入时钟的要求。 时序约束的作用有： （1）提高设计的工作频率 ...

读时序图方法 1、从上到下，从左到右，高电平在上，低电平在下，高阻态在中间。双线表示可能高也可能低，视数据而定。交叉线表示状态的高低变化点，可以是高变低，也可以是低变高，也可以不变。 2、竖线是生命线，代表时序图的对象在一段时期内的存在，时序图中每个对象和底部中心都有一条垂直段的虚线，这就 ...