Verilog语法
二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态 ...
原文：verilog语法（三）信号类型
Verilog HDL 的信号类型有很多种，主要包括两种数据类型：线网类型 net type 和寄存器类型 reg type 。在进行工程设计的过程中也只会使用到这两个类型的信号。 信号位宽 定义信号类型的同时，必须定义好信号的位宽。默认信号的位宽是 位，当信号的位宽为 时可不表述，如定义位宽为 的 wire 型信号 a 可直接用 wire a 来表示。但信号的位宽大于 位时就一定要表示出来，如用 ...
2021-07-04 20:57 0 168 推荐指数：
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