浅析SystemVerilog之package
https://zhuanlan.zhihu.com/p/106486751 http://blog.eetop.cn/blog-1561828-2316833.html SV中的module ...
原文：systemverilog浅析$cast
问题一：动态类型转换和静态类型转换的区别 cast:基本语法 case A,B 实际上是A B A表示目的端，B表示源端。 downcasting 类型向下转换 cast 动态类型转换，转换失败会报错。 静态类型转换，转换时报不报错 问题二： cast是function还是task 据语境，仿真器会自动选择执行task或是function，task在不需要返回值时执行，而function在需要返回 ...
2021-05-12 11:37 1 3221 推荐指数：
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[笔记] systemverilog学习笔录
2015-08-20 周四 晴 http://blog.chinaaet.com/detail/40060 SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。这里有一点 ...