前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolu ...

一个寄存器就打一拍；异步处理一般是打两拍；打三拍是为了判断上升沿或下降沿。 ...

skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。 由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了skew。 而由于晶振本身稳定性，电源以及温度变化等原因造成了时钟频率的变化 ...

跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要 ...

1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结 ...

的，一直没有找到问题根源，后来在做另一个项目里，需要写MAC的时序约束，发现Xilinx提供的MAC硬对‘R ...

信号在进行跨时钟传输时，同步是不可避免的。 慢时钟域信号同步到快时钟域时，一般的做法都是打两拍（单bit传输） module time_dff ( clk_a,clk_b,rst,d_in,d_out ); input clk_a ...

　　 在FPGA设计中，不太可能只用到一个时钟。因此跨时钟域的信号处理问题是我们需要经常面对的。 跨时钟域信号如果不处理的话会导致2个问题： (1) 若高频率时钟区域输出一个脉冲信号给低频率时钟区域，则该脉冲很有可能无法被采样到，示意图如下，clk2根本采样不到pulse， 但是从原理 ...