在项目后仿的过程中，由于后端提供的网表并非完整的网表，而是分模块提供的独立网表。所以后仿是在仿真环境中既有rtl代码，又有网表。这种情况下rtl 模块与网表模块之间的接口存在信号的hold time无法满足的情况。所以需要将rtl给到网表的输入信号做一个delay再输入到网表中。在这 ...

VCS仿真生成vpd文件(verilog) 一、环境与文件 Linux平台 csh环境 VCS 64bit 代码文件请参考《一个简单的Verilog计数器模型》 二、开始仿真 ...

VCS仿真生成fsdb文件(Verilog) 一、环境 Linux 平台 csh环境 VCS 64bit Verdi3 二、开始仿真 1、 联合仿真环境配置 a.在testbench中加入如下语句： b.注意verdi接口库的路径 ...

1 什么是后仿真？ 后仿真也成为时序仿真，门级仿真，在芯片布局布线后将时序文件SDF反标到网标文件上，针对带有时序信息的网标仿真称为后仿真。 2 后仿真是用来干嘛的？ 检查电路中的timing violation和 test fail，一般都是已知的问题。一般后仿真花销2周左右的时间 ...

今天本来是想简单的介绍一下dSPACE的Automotive simulation models（简称ASM），但是想想还是把dSPACE这个公司的整个开发流程写一下。这样也可以了解一下汽车的整个软件 ...

大型SoC的设计：大部分时间在做优化，设计，写代码是其次。更多的是Debug 衡量仿真的效率：仿真速度快，CPU资源少，内存少 这节课并不是最重要的，但是涉及仿真的高效性和思想 课程目标 好的编码风格 利用VCS提供的开关选项， +rad开关 工具其实有限的，最重 ...

VCS仿真 Dump Memory 两种方法 vcs联合verdi生成fsdb文件 vcs生成vpd文件 VCS联合verdi生成fsdb文件 1.testbench中加入如下语句： 2.注意调用 vcs -debug_pp 开始仿真 3.测试使用 ...

去中兴面试的时候被问到vcs 的使用方式，现在整理一下。 1. three-step flow 第一步：analysis——vlogan、vhdlan 　　在analysis　phase中VCS会检查文件的语法错误，并将文件生成elaboration phase需要的中间文件，将这些中间 ...