verilog always语法
目前的两种用法： always @(*) always @(posedge clk) Build an XOR gate three ways, using an assign statement, a combinational always block ...
原文：verilog基本语法之always和assign
always和assign的作用 一 语法定义 assign，连续赋值。always，敏感赋值。连续赋值，就是无条件全等。敏感赋值，就是有条件相等。assign的对象是wire，always的对象是reg。这就是语法约束。 二 功能差异 assign对应电路下连线操作。always对应插入敏感控制连线。这里容易混淆的就是assign综合的一定是组合电路，但是always综合的不一定是时序电路。al ...
2020-05-18 09:03 0 3184 推荐指数：
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