点击上方“蓝字”，学习更多干货！ 在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。但抛开这些表面，建立时间/保持时间到底是如何产生的，了解的人却不是很多。本篇文章就透过现象看本质 ...

一、概念 　　建立时间和保持时间都是针对触发器的特性说的。 　　时序图如下： 建立时间（Tsu：set up time）　　 　　是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间 ...

1 模型分析 　　理解建立时间保持时间需要一个模型，如下图所示。 图：触发器时钟和数据模型 　　时钟沿到来时采样数据D，将采到的数据寄存下来，并输出到Q端，所以如果没有新的时钟沿到来，则Q端输出的一直是上次采样的数据，每来一个时钟沿，采样一次数据D。那么分析这个建立时间和保持时间 ...

一、概念 一般而言，建立时间和保持时间是针对同步电路而言。 建立时间：时钟上升沿到来之前数据或信号必须保持稳定的最小时间。 保持时间：时钟上升沿到来之后数据或信号必须保持稳定的最小时间。 二、分析 首先，展示一幅非常经典的图。 接下来，基于上图进行相应的分析(时钟正偏移) 参数含义 ...

建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持 ...

时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 建立时间与保持时间 建立时间（Tsu ...

何为建立时间（Setup Time）和保持时间（HoldTime）？以D触发器为例，在作为接收端时；由于工艺、寄生参数、触发器结构等原因决定，被采样数据必需有一个稳定区 间，保证数据可以正确的被触发器采样。通常我们把这个要求的稳定区间称为 Setup-Hold window ...

图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够 ...