1 Verilog 基本语法
一、常量 常量按类型分为数字常量、字符常量和其他。 1.数字常量 数字常量分为整数和实数。 整数的表示形式：<+/-><数字位宽>'<数字类型> ...
原文：Verilog语法
二 电路设计 语法 设计不用的语法 a initial 设计不用，仿真时用 b task function 设计不用 仿真很少用 c for while repeat forever 设计不用 仿真很少用 d integer 设计不用 e 模块内部最好不要有X态 Z态，内部不能有三态接口 f casex casez 设计和仿真都不用 g force wait fork 设计不用仿真很少用 h 设计 ...
2019-03-18 10:59 0 754 推荐指数：
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